CMOS闩锁效应及其预防

什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。

静电是一种看不见的破坏力，会对电子元器件产生影响。

ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。

如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。

很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。

这就是所谓的“闩锁效应”。

在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。

在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。

这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。

当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。

这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。

闩锁效应在早期的CMOS工艺中很重要。

不过，现在已经不再是个问题了。

在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。

Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。

什么是闩锁效应？闩锁效应是CMOS⼯工艺所特有的寄⽣生效应，严重会导致电路的失效，甚⾄至烧毁芯⽚片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产⽣生的，当其中⼀一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的⽅方法就是要减⼩小衬底和N阱的寄⽣生电阻，使寄⽣生的三极管不会处于正偏状态。

静电是⼀一种看不见的破坏⼒力，会对电⼦子元器件产⽣生影响。

ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之⼀一。

如果有⼀一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿⽽而损坏。

很细的⾦金属化迹线会由于⼤大电流⽽而损坏，并会由于浪涌电流造成的过热⽽而形成开路。

这就是所谓的“闩锁效应”。

在闩锁情况下，器件在电源与地之间形成短路，造成⼤大电流、EOS（电过载）和器件损坏。

MOS⼯工艺含有许多内在的双极型晶体管。

在CMOS⼯工艺下，阱与衬底结合会导致寄⽣生的n-p-n-p结构。

这些结构会导致VDD和VSS线的短路，从⽽而通常会破坏芯⽚片，或者引起系统错误。

　例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。

当两个双极型晶体管之⼀一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另⼀一个晶体管的基极电流增加。

这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

　可以通过提供⼤大量的阱和衬底接触来避免闩锁效应。

闩锁效应在早期的CMOS⼯工艺中很重要。

不过，现在已经不再是个问题了。

在近些年，⼯工艺的改进和设计的优化已经消除了闩锁的危险。

Latch up 的定义Latch up 最易产⽣生在易受外部⼲干扰的I/O电路处, 也偶尔发⽣生在内部电路Latch up 是指cmos晶⽚片中, 在电源power VDD和地线GND(VSS)之间由于寄⽣生的PNP和NPN双极性BJT相互影响⽽而产⽣生的⼀一低阻抗通路, 它的存在会使VDD和GND之间产⽣生⼤大电流随着IC制造⼯工艺的发展, 封装密度和集成度越来越⾼高,产⽣生Latch up的可能性会越来越⼤大Latch up 产⽣生的过度电流量可能会使芯⽚片产⽣生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之⼀一Latch up 的原理分析Q1为⼀一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是⼀一侧⾯面式的NPN BJT，基极为P substrate，到集电极的增益可达数⼗〸十倍；Rwell是nwell的寄⽣生电阻；Rsub是substrate电阻。

latchup的CMOS电路中闩锁，必须满足以下几个条件(1) 电路要能进行开关转换,其相关的PNPN结构的回路增益必须大于1即βnpn*βpnp >1，在最近的研究中,把闩锁产生的条件用寄生双极晶体管的有效注入效率和小信号电流增益来表达。

即(2) 必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长，以使通过阻塞结的电流能达到定义的开关转换电流的水平。

一般来说，双极管的导通都是由流过一个或两个发射极/基极旁路电阻的外部激发电流所引起的。

(3) 偏置电源和有关的电路，必须能够提供至少等于PNPN结构脱离阻塞态所需开关转换电流和必须能提供至少等于使其达到闩锁态的保持电流。

闩锁的触发方式(1) 输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。

当流入寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。

(2) 当流过阱-衬底结的雪崩电流，光电流及位移电流，，同时通过两个旁路电阻RW，RS时，旁路电阻较大的晶体管先导通。

然而要使闩锁发生，第二个双极型晶体管必须导通。

同时通过PNPN结构的总电流必须达到开关转换电流。

(3) 当出现穿通,场穿通时，低阻通路一般发生在电源和地线之间，或者发生在电源和衬底发生器之间。

在源-漏发生雪崩击穿的情况下，低阻通路发生在电源和信号线之间，或者发生在信号线和衬底发生器之间。

这些来源于穿通，场穿通或漏结雪崩的电流，一旦PNPN结构的电流达到用取消被激发晶体管旁路电阻形成的三极管结构计算的开关转换电流时，至少会发生瞬时闩锁，若总电流也能达到四极管结构开关转换电流，即闩锁将维持下去。

闩锁的防止技术体硅CMOS中的闩锁效应起因于寄生NPN和PNP双极晶体管形成的PNPN结构，若能使两只晶体管的小信号电流增益之和小于1，闩锁就可防止。

一是将双极型晶体管的特性破坏掉，即通过改进CMOS制造工艺，用减少载流子运输或注入的方法来达到破坏双极型晶体管作用的目的，例如，掺金，中子辐射形成基区阻碍电场以及形成肖特基源/漏势垒等。

闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。

第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。

我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。

所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。

图2清楚的表示了latch up的回路。

左边是npn，右边是pnp，图3是电路示意图。

大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。

那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。

“闩锁效应”与“热插拔”闩锁（Latch-up）闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。

这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。

当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。

当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。

闩锁产生机理图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。

寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。

图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。

R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。

在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。

但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。

此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。

由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。

因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。

图1：P阱CMOS结构图2：P阱CMOS PNPN四层结构等效电路闩锁（Latch-up）的触发条件触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。

很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。

闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。

闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。

这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。

为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。

2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。

3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。

4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。

5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。

了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。

CMOS集成电路的闩锁效应在CMOS集成电路的使用中，对CMOS集成电路的闩锁效应应特别加以重视。

根据中国空间技术研究院1987～1990年卫星用CMOS集成电路失效模式和失效机理分布统计，因闩锁效应造成的CMOS集成电路失效数占总失效数的27.5％。

因此，了解CMOS集成电路的闩锁效应，预防CMOS集成电路闩锁效应的发生，对提高产品的可靠性具有十分重要的意义。

1．CCMOS集成电路由NMOS管和PMOS管互补构成。

在一块芯片上制作CMOS集成电路，为了实现NMOS管和PMOS管的隔离，就必须在N型衬底内加进一个P型区（P井）。

因在正常工作状态下，P井结处于反偏状态，可控硅未被触发。

但电源、输出或输入端有较强的电浪涌信号触发时，VDD－VSS之间将会出现地阻大电流（即CMOS电路发生闩锁）。

如果电源不加限流电阻，CMOS电路就会遭到损伤甚至被烧毁。

2．闩锁的发生及预防CMOS电路的静态功耗极小，但可控硅效应被触发后功耗会变的很大（50~200毫安），并导致电路发生烧毁失效。

CMOS电路的硅芯片内部，在VDD与VSS之间有大量寄生可控硅存在，并且所有输出端和输入端都是它的触发端，在正常条件下工作，由于输入和输出电压满足下式轧要求：VDD>VOUT>VSS VDD>VIN>VSS所以正常工作条件下CMOS电路不会发生可控硅效应。

但在某些特殊情况下，上述条件就会不满足，凡是出现以下情况之一，可控硅效应（闩锁）就可能发生，发生闩锁的CMOS 电路如果无限流保护就会被烧毁。

1〕Vin<Vss，输入电流在10～15mA，寄生可控硅结构将会被触发。

a.如果用长线将CMOS电路输入端和开关向连接，接线的分布电感L和为了消除输入端自激振荡而引入的电容C就可能引起LC振荡。

振荡电压大约在±VDD伏左右。

当输入端的振荡峰值电压为－VDD时，输入端有电流流出，当电流大于10mA时，可能触发闩锁。

闩锁效应闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。

静电是一种看不见的坏力，会对电子元器件产生影响。

ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。

如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。

很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。

这就是所谓的“闩锁效应”。

在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。

在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。

这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。

当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。

这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。

闩锁效应在早期的CMOS工艺中很重要。

不过，现在已经不再是个问题了。

在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。

原理分析：Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT ，基极为P substrate ，到集电极的增益可达数十倍；Rwell 是nwell 的寄生电阻；Rsub 是substrate 电阻。

CMOS电路中的闩锁效应的预防闩锁效应的抑制措施由以上分析可知，闩锁效应起因于寄生的可控硅结构，且其发生需具备一定的条件，因此只要破坏产生闩锁效应的三个基本条件或其中之一，就能有效地避免闩锁效应的发生，在实际应用中，通常可从版图和工艺等方面采取措施，消除闩锁效应的发生．常用的抑制闩锁效应的方法总结如下：版图设计考虑基本结构改进由闩锁效应发生的条件可知，可以通过降低电流增益的方法抑制闩锁。

据此，可以尽可能加大寄生晶体管的基区宽度，即增加N阱到阱外N+扩散区的距离，这样可以降低寄生晶体管的电流增益。

防止闩锁效应另外一个较好的办法是减小R S1或者R W2这两个寄生电阻。

因为这两个电阻如果为零，则PNPN结构永远不会导通。

由图l可知，R S1和R W2这两个寄生电阻的大小主要取决于寄生晶体管基极与发射极的P+区与N+区的距离。

对于简单的反相器来说，寄生晶体管基极与发射极的P+区与N+区的距离越近，其寄生电阻越小，抑制闩锁触发的特性越好。

在版图设计中，可以考虑增加寄生晶体管基极与发射极的P+区与N+区形成的衬底接触与阱接触的数目。

合理布局电源接触孔合理布局电源接触孔，可以降低横向电流密度和衬底电阻R S，减小寄生晶体管的放大倍数，同样可以达到抑制闩锁的目的。

需注意的问题如下：(1)采用接衬底的环形V SS电源线(N阱)，并尽可能将衬底背面接V SS。

(2)增加电源V SS和V DD的接触孔，并尽可能加大接触面积。

(3)N阱CMOS中接V SS的孔尽可能安排的离阱远一些，接V DD 的孔要尽可能安排在阱的所有边缘上。

同时对每一个接V SS的孔都要在相邻的阱中配以对应的V DD接触孔，并尽量使V SS和V DD的接触孔的长边相互平行。

保护环结构如图3所示，可以将N阱中的PMOS晶体管周围加上接电源的N+环，在NMOS晶体管周围加上接低电位的P+环。

这样可以使得多数载流子在衬底或阱中形成的电阻电压降在注入寄生晶体管基区之前被保护环收集，不但可以减小寄生电阻R S1和R W2阻值，还可以降低晶体管的电流增益，能够有效的防止闩锁。

CMOS闩锁效应的研究及其几种预防措施作者：来源：《电脑知识与技术》2013年第25期摘要：目前以CMOS工艺为基础的集成电路制造方式已经成为当今集成电路产业的主导技术，但早期的CMOS电路由于无法有效预防闩锁效应而并未为人们所接受。

文章先对一个CMOS反相器以及它的工作原理进行了详细的介绍，进而在CMOS反相器的基础上对CMOS 电路中闩锁效应的产生机理做了充分的分析，提取了用于分析闩锁效应的集总器件模型，并且获得了闩锁效应的产生条件。

通过对闩锁效应内部原理的认识，我们知道对闩锁效应的抑制或者预防是完全可以做到的，这可以通过对版图设计规则和对CMOS工艺技术的改进而达到。

文章最后根据闩锁效应的产生条件给出了几种预防闩锁效应的措施。

关键词：CMOS集成电路；闩锁效应；集总器件模型；深槽隔离中图分类号：TP391 文献标识码：A 文章编号：1009-3044（2013）25-5751-041 概述以CMOS（Complementary Metal-Oxide-Semiconductor）为基本单元的CMOS集成电路具有功耗低、抗干扰能力强和速度快的优点，已成为当今世界LSI（大规模集成电路）、VLSI （超大规模集成电路）和ULSI（甚大规模集成电路）中应用最为广泛的一种电路结构。

但在CMOS工艺刚出现的时候，它并不被集成电路制造者所采纳，原因便在于CMOS工艺会使电路中产生一寄生低阻抗通路，导致闩锁效应，从而造成电路功能紊乱甚至使电路根本无法正常工作，更有甚者会直接烧毁电路，这是唯独CMOS工艺才会有的特点。

但是目前随着科技的进步，这种效应已经可以采用很多方法（包括从版图设计和从工艺技术方面）来进行遏制甚至是加以消除，进而有助于发挥CMOS电路的各种优点，为集成电路的发展带来了极大的便利。

2 CMOS反相器电路图1为一个CMOS反相器的电路结构图，PMOS和NMOS均采用增强型，其中PMOS管的源极和衬底与电源电压VDD直接相连，NMOS管的源极和衬底与地线GND相连，PMOS 管的漏极和NMOS管的漏极相连并引出输出信号Vout，PMOS管的栅极与NMOS管的栅极相连并作为输入信号Vin。

CMOS闩锁效应及其预防⏹在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。

造成电路功能的混乱，使电路损坏。

产生闩锁效应的条件⏹ 1．环路电流增益大于1，即βnpn*βpnp >= 1 ；⏹ 2．两个BJT发射结均处于正偏；⏹ 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。

N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极(结)：⏹绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。

另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。

预防措施-一、工艺技术预防措施为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。

对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。

此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。

关键词:CMOS芯片;抗闩锁;外围保护电路;拓扑1CMOS芯片“闩锁”诱因及危害CMOS芯片内部存在固有的寄生双极型PNP晶体管和NPN晶体管，不可避免的在VDD和VSS 之间构成了PNPN可控硅结构［1］。

在一定的外界因素触发下(如电源噪声干扰)，VDD和VSS 之间会感生横向电流IＲS及纵向电流IＲW，IＲS、IＲW的积累导致VDD和VSS之间的横向、纵向PNPN可控硅导通，两个PNPN可控硅之间形成正反馈闭合回路，即使外界的触发因素消失，在VDD和VSS之间也有电流流动，即“闩锁效应”。

如果电源能够提供足够大的电流，由于“闩锁效应”，芯片将最终因电流过大而烧毁。

“闩锁效应”不局限于发生在CMOS芯片的VDD和VSS之间，还有另一种情况是:某一普通I/O连接在具有带载能力的电源上，其相邻I/O连接在电源的回路地上，在一定的外界因素触发下，该相邻I/O之间发生“闩锁效应”，严重情况下导致芯片内部与I/O对应的键合丝烧断。

基于上述描述，CMOS芯片由于其内部的固有结构，在一定的外部条件触发下必然会出现“闩锁效应”。

因此，需对CMOS芯片的外围电路进行完善设计，尽量避免CMOS芯片在使用过程中发生“闩锁效应”。

2CMOS芯片抗闩锁技术方案导致CMOS芯片发生“闩锁效应”的基本条件有以下三个:1)在一定的外界因素触发下，CMOS 芯片内部的寄生双极型PNP晶体管及NPN晶体管的基极、发射极处于正向偏置;2)寄生PNP 晶体管及NPN晶体管构成的PNPN可控硅结构的整体放大倍数大于1，即βNPN×βPNP＞1;3)电源提供的最大电流大于寄生PNPN可控硅结构导通所需要的维持电流。

针对上述诱因，制定CMOS芯片外围电路设计方法，尽量避免CMOS芯片发生“闩锁效应”，且即使CMOS芯片发生“闩锁效应”，也由于外围电路的保护而减小“闩锁效应”的危害。

具体的技术方案如下:1)注意抑制电源跳动，防止电感元件的反向电动势或电网噪声窜入CMOS芯片的供电端口，引起CMOS芯片瞬时击穿而触发“闩锁”效应。

CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。

闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。

闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。

本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。

关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。

西安理工大学研究生课程论文/研究报告课程名称：器件可靠性与失效分析课程代号：050114任课教师：王彩琳题目：CMOS电路结构中的闩锁效应及其防止措施完成日期：2012 年 3月15日学科：电子科学与技术学号：1108090479姓名：孟照伟成绩：2012 年CMOS电路结构中的闩锁效应及其防止措施由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。

CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。

在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。

随着器件尺寸的不断缩小，这个问题更加突出[1]。

闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。

是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。

这种骤然增大的电流会将电路烧毁。

随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。

如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。

因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。

1 闩锁效应形成机理以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。

从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。