MOS晶体管及其版图

第四章 MOS晶体管及其版图
学习指导
学习目标与要求
1．了解集成电路中有源器件MOS晶体管的结构
2．了解集成电路中有源器件MOS晶体管 版图定义、内涵及实质，掌握集成电路中有源器件MOS晶体管版图的特点
3．掌握集成电路中有源器件MOS晶体管的特性、不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧
4．基本掌握集成电路中有源器件MOS晶体管版图设计方法
学习重点
1．集成电路中有源器件MOS晶体管的特性
2．不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧
学习难点
1．MOS晶体管版图设计技巧及设计方法
2．MOS晶体管版图的失配及匹配的设计方法及设计准则
第一节 NMOS 晶体管及版图
一、 N MOS 晶体管概述
1. NMOS 晶体管的简化三端电路模型：
NMOS 晶体管在栅极和晶体管的其余部分之间存在绝缘层，没有直流电流从栅极流过。

电容CGS 和CGD 分别代表由栅介质产生的栅源电容和栅漏电容。

电容符号上绘制的斜线表示电容值的大小与偏置有关。

压控电流源I1为栅氧化层下从漏极经过沟道流向源极的电流。

漏极电压ID 的大小取决于栅源电压VGS 和栅漏电压VDS 。

2. 2种类型的NMOS 晶体管:(A)增强型NMOS;(B)耗尽型NMOS
3. 器件跨导k 决定了在给定Vgst 的情况下流过MOS 管的漏极电流大小，可表明一个MOS
管的尺寸。

器件跨导的单位是A/V2或者μA/V 2。

k’是一个常数，叫做工艺跨导， 为载流子的有效迁移率， 。

4. 阈值电压Vt 是指当背栅与源极连接在一起时使能栅介质下面恰好产生沟道所需要的栅
源电压。

MOS 管的阈值电压与以下因素有关：栅极电材料，背栅掺杂，栅氧化层厚度，表面态电荷密度，氧化层中的电荷密度（固定点荷和可用电荷）。

(A) (B)
k k'(/)W L =n r k 'ox t ομεε=
二、 NMOS 晶体管的版图
1. 自对准硅栅NMOS 晶体管的背栅由生长在P+衬底上的P 型外延层构成。

相邻晶体管之
间的区域叫做场区。

2. 一个简单的N 阱CMOS 工艺工需要7块掩膜：N 阱，沟槽，多晶硅，NSD ，PSD,接触
孔，金属，以及保护层。

其中下图（A ）利用NSD,PSD 和沟槽掩膜层编码；（B ）利用NMoat 和PMoat 编码层。

第二节 PMOS 晶体管及版图
一、 P MOS 晶体管概述
1. PMOS 晶体管的方程：
当0≥VDS>Vgst 时（线性区)，
版图 剖面图
当VDS ≤Vgst 时（饱和区），
2. 两种类型的PMOS 晶体管（A ）增强型PMOS ；（B ）耗尽型PMOS
3. 3)MOS 管的器件跨导会随着温度的升高而降低。

1500C 时器件的跨导值约等于250C 时
的一半。

二、 C MOS 闩锁效应
当源/漏扩散区相对背栅正偏时，会向邻近器件的反偏结注入少子。

相邻的NMOS 和PMOS 晶体管相互交换少子会引发CMOS 闩锁效应。

少子保护环可以防止闩锁效应，但是在CMOS 工艺中不易实现。

(A) (B)
k()2
DS D gst
DS V I V V =-2k 2D gst I V =
第三节N阱和P阱工艺
1.使用P型外延层，必须加入深的轻掺杂N型扩散区用于制作PMOS晶体管(图A)；使用
N型外延层，必须加入深的轻掺杂P型扩散区用于制作NMOS晶体管(图B)；这种深扩散区通常称为阱，N型的成为N阱，P型的成为P阱。

2.有些工艺既包括N阱也包括P阱。

在双阱工艺中，NMOS做在P阱中，而PMOS做在
N阱中。

3.与双阱工艺相比，单阱工艺简单且成本低，但亚微米工艺通常需要两种阱。

4.由于某些原因，N阱工艺要优于P阱工艺。

N阱工艺的衬底可以与公共地相相连，但P
阱工艺的衬底必须与电源的最高位相连。

P阱工艺不适用于多电源系统。

第四节特殊结构MOS晶体管版图
一、自然晶体管的版图
采用NatVT的自然晶体管版图：
1.理想情况下晶体管的阈值电压应该在0.6～0.8V之间。

天然的或固有阈值电压取决于栅
和背的掺杂及栅氧化层的厚度。

自然NMOS的本征阈值通常恰好低于0.6V,而自然PMOS 本征阈值的幅度恰好大于0.8V。

2.通过对沟道的注入可以改变MOS晶体管的阈值电压。

P型注入使阈值电压正向移动，N
型注入使阈值电压负向移动。

3.假如初始掺杂浓度选得合适的话，单独使用硼注入就可以调整两种类型晶体管的阈值电
压。

这种硼注入成为阈值调整注入，或者简称为阈值调整。

进行了这种注入的晶体管称为调整晶体管，而那些没有进行注入的晶体管称为天然的或自然的晶体管。

4.许多工艺都提供自然晶体管作为一个工艺选项，该选项需要一层单独的掩膜，正确的名
称是阈值调整注入掩膜，但是更做的被称为固有Vt掩膜。

与其相关的编码层也有多个名称，本书中称为NatVT。

5.NatVT的图形应该略微与沟道区交叠以防止对版误差和横向扩散。

二、按比例缩小的晶体管的版图
1.按比例缩小定律分为两大类，在这两类中都假定宽度和长度要乘以一个比例因子S。

2.随着晶体管尺寸越来越小，避免热载流子的产生和穿通击穿变得十分困难。

3.晶体管尺寸的缩小实际上改善了它的性能。

减小尺寸使得寄生电容变小，而开关速度变
快。

4.小尺寸晶体管不仅开关速度变快，而且翻转时的功耗降低。

5.按比例缩小理论常用于转换现有的数字版图使之可采用更新的工艺实现。

设计者只需简
单的运行一个可把所有数据按特定比例缩小的程序，而不用辛苦地重新设计版图。

这种类型的按比例缩小称为光学收缩（optical shrink），因为它与使用光学方法使用现有掩膜缩小的结果相同。

6.光学收缩对所有尺寸的影响相同，但是有些尺寸比其他尺寸更难按比例缩小。

选择性栅
极尺寸收缩所带来的好处略小于完整的光学收缩。

7.按比例缩小定律最早从数字工艺发展而来。

CMOS逻辑电路按比例缩小后的结果与预期
结果相同，但对于模拟电路或混合信号电路并非如此。

三、不同的结构的晶体管的版图
1.图11.7（A）显示了一种由3个部分组成的晶体管版图，这些并行的叉指不仅使对宽长
比的调整更加便利，而且由于相邻的部分共享源、漏叉指，从而节约了面积。

相邻源/漏叉指的合并也使寄生结电容的减小达到50﹪。

被分成偶数个部分的晶体管的源/漏叉指数目总是奇数（11.17B）
2.不相同的宽度需要使用带有凹口的沟槽（图11.8），图中的晶体管M1和M2公用一个源
区，故漏区叉指占据着阵列的两端。

对于这种结构不能使用相邻的背栅接触孔，所以将背栅接触孔放置在与器件存在一定距离的位置。

3.CMOS版图使用了合并器件从而节约了面积且减小了电容。

图11.19显示了一个简单的
二输入与非门（NAND）的版图，并以此为例展示了许多常用的技术。

4.有些设计中腰用到长沟道晶体管，这种器件最便捷的版图由放置在一块多晶硅板下的条
状NMoat和PMoat组成。

如果使用折叠形式的沟槽将得到非常简洁的版图（图11.20）。

5.MOS晶体管的漏区电容限制了其开关速度和频率响应。

为了能够确实提高开关速度，
就必须减小漏区电容与晶体管宽度之比CD/w。

环形晶体管将提供最小的CD/w值，但会以增大源区电容为代价减小漏区电容。

6.环形晶体管有两种基本类型：一种是采用正方形的栅极（见图11.21A），另一种是采用
圆形的栅极（见图11.21B）。

三、 背栅接触晶体管的版图
1. 所有MOS 晶体管都需要对背栅进行电连接，即使一般情况下没有电流流过这些连接。

没有背栅接触孔或者背栅电阻过大的晶体管很容易发生闩锁效应。

2. 这种闩锁效应可以建立数学模型。

假设测试电流IT 流过MOS 晶体管M1的源/漏结。

为
了防止M1和互补MOS 晶体管M2之间发生闩锁效应，下面的不等式中至少应有一个成立：
（11.14A ）
（11.14B ）
3. NMOS 的背栅必须连在低于或等于源极的电位上而PMOS 的背栅必须连在大于或等于
源极的电位上。

在很多应用中都把背栅与源极相连，然而一些晶体管会工作在很难或无法区分源极和漏极的情况下，这时必须把背栅连到与源极不同的电位，并通过体效应提高阈值电压。

4. 多叉指的大晶体管需要把衬底接触孔做在其体内区，这通常可以通过该每隔一段距离放
置一个贯穿晶体管的条状衬底接触孔实现（见图11.24A ）。

尽管这些叉指状衬底接触条缩短了与衬底接触孔之间的距离，但同时也显著增大了晶体管的面积。

有些工艺语序另一种类型的衬底接触孔，由置于晶体管源区叉指内部小孔的小面积塞状背栅扩散区构成（11.24B ）。

()()12211c ββηη<12c211-1-()122121211T B c trig I R V βηβ⎛⎫-< ⎪+⎝⎭
第五节浮栅晶体管及版图
浮栅由完全被氧化层包围的多晶硅组成，可以使用热载流子注入的方法向栅极中注入电荷，使晶体管从非导通状态转换到导通状态，对晶体管进行编程。

载流子需要约3.2eV的能量越过氧化层－－硅界面，因此对浮栅器件进行行编程或者擦除需要产生能量大于3.2eV的载流子。

4种常用工艺可以产生所需的能量：1）加热；2）电离辐射；3）热载流子注入；4）Fowler-Nordheim隧穿。

1.加热：把晶圆加热到4000C～5000C时，能产生少量的高能载流子，同时也会达到由于
高温使得相对较少的电荷逐渐泄漏掉的目的。

但最终得到的器件不能通过烘烤泄放电荷，因为高温会引起塑料的分解和加速金焊线与铝金属之间化合物的形成。

2.电离辐射：电离辐射也能产生高能载流子。

一种紫外线光子的能量大约为4.9eV，它能
够在几分钟内把浮栅器件的信息擦除，但同时也会影响器件的正常工作。

因此紫外线照射只能用来擦除未上电的器件。

注意：模拟电路不采用紫外线擦除。

3.热载流子注入：强电场也可以产生具有足够能量的热载流子。

最早的EPROM通过源自
雪崩击穿结的热载流子注入进行编程。

这种EPROM中使用的浮栅器件称为浮栅雪崩注入金属氧化物半导体（FAMOS）晶体管。

FAMOS晶体管解剖图
4.Fowler-Nordheim隧穿：Fowler-Nordheim隧穿可向浮栅注入热电子，也可把热电子从浮
栅中去除。

浮栅隧穿氧化层（FOTOX）晶体管就是利用此效应进行编程与擦除的，如下
图。

第六节扩展电压晶体管及版图
一、 LDD与DDD晶体管
1.所有的扩展电压晶体管都包含某种特殊的漏区结构，这种结构可以吸收一部分穿越沟道
的电场，下图为饱和MOS管中穿过漏区端的横向电场强度曲线。

2.漂移区的宽度决定了漏极耗尽区的宽度Xd。

漂移区应该做得恰好足够宽以支持所期望
的工作电压，但不能过宽。

人们利用不同形式的自对准技术已经开发出几种可以控制漂移区宽度的器件结构。

为了使交叠电容最小，漂移区应与掺杂漏区以及多晶硅栅自对准。

下面为2种满足这些要求的结构：轻掺杂漏区（LDD）与双扩散漏区（DDD）。

3.在许多需要LDD或者DDD NMOS晶体管的应用中仍使用普通的PMOS晶体管。

PMOS
器件只需要一次源/漏注入，所以也叫做单扩散漏区（SSD）晶体管。

SDD PMOS具有氧化侧壁隔离的结构，也叫埋层沟道轻掺杂漏区（BCLDD），如下图。

4.现代亚微米CMOS工艺拓展了轻掺杂漏区技术，不再对整个背栅惊醒相同的掺杂，而是
只注入轻掺杂漏区周围的部分区域形成重掺杂。

这些区域称为口袋注入，或者穿通阻止。

如下图所示。

口袋注入可以减小阈值电压的背栅调制效应，否则这将成为亚微米器件中的一个很严重的问题。

二、 扩展漏区晶体管
1.扩展漏区NMOS晶体管
图12.5（A）显示了采用N阱CMOS 工艺制作的典型扩展漏区晶体管的剖面图，所示为非堆成扩展漏区NMOS晶体管。

该晶体管只有一侧具有扩展漏区结构，这使版图的结构相对紧凑，但是如果晶体管的任何一端都可能出现高压的话它就不再适用了。

对称扩展漏区NMOS晶体管如图（B）所示，晶体管的两端都采用扩展漏区。

对称晶
体管无论哪一端作为漏区，都可以承受大的源/漏电压
下图显示了对称与非对称扩展漏区NMOS晶体管的版图。

N阱的极轻掺杂抑制了热电子的产生，所以正确设计的扩展漏区NMOS晶体管的工作电压额定值仅受阱－衬底结雪崩电压和场释放结构有效性的限制。

2.扩展漏区PMOS晶体管
图12.7(A)显示了采用N阱CMOS工艺制作的非对称扩展漏区PMOS晶体管的剖面图。

扩展漏区的漂移区由P型沟道终止注入构成。

图12.7（B）显示了对称扩展漏区PMOS晶体管，它的源端和漏端都采用沟道终止注入形成漂移区。

下图显示了对称与非对称扩展漏区PMOS晶体管的版图。

在两种情况中，绘制栅长等
于栅下面跨越沟槽的距离。

晶体管中必须包括NBL以阻止纵向耗尽穿通轻掺杂的N阱底部以及漏区到衬底的短路。

三、 多层栅氧化
采用分阶段氧化或刻蚀－－再生长技术可实现多层栅氧化。

分阶段氧化（stage oxidation）需要对每个栅电极进行单独的多晶硅淀积。

A.先生长最薄的栅氧化层，然后再淀积第一层多晶硅
B.光刻后，多晶硅就作为连续栅氧化层掩膜
C.在栅氧化层完成后，淀积第二层多晶硅并光刻
如果只有一层多晶硅的工艺可以使用刻蚀—再生长技术代替分阶段氧化，则刻蚀—再生长工艺无须多一次多晶硅淀积，而要增加一步掩膜步骤。

D.曝光的氧化层区域被刻蚀掉，此后继续进行栅氧化
E.在刻蚀过的区域上形成了薄栅氧化层，而未经过任何处理的区域上则成为厚氧化层
F.现在淀积一层多晶硅就可以形成薄氧和厚氧晶体管的栅极
在刻蚀过的区域上形成了薄栅氧化层，而未经过任何处理的区域上则成为厚氧化层。

下图对比了分阶段氧化与刻蚀－－再生长两种方法的版图。

第七节功率MOS晶体管与版图
一、 MOS安全工作区
MOS晶体管可用作开关或大功率调节。

为了与低功率或者小信号器件加以区分，专门为这类应用而设计的器件称为功率晶体管。

一般把安全工作区（SOA）边界的这两部分称为电学SOA与热电SOA。

1.电学SOA
功率晶体管的电学SOA源于碰撞电离。

下图显示了碰撞电离和去偏置效应。

2.热点SOA
MOS结构中固有寄生双极型晶体管具有和任何其他双极型晶体管一样的缺点，尤其是会出现热击穿。

在约1ms的延迟后，聚集的电流就会将雪崩MOS管烧毁，这种机制叫做热点SOA。

下图显示了这种失效机制的主要特征。

二、 常规MOS功率晶体管
最为常见的MOS功率晶体管的两种金属连线图形分别为：矩形器件、对角器件；
1.矩形器件
下图显示了一个用于制作结构紧凑的矩形器件的简单双层金属连线版图，图的上半部分
只显示了源漏叉指的2层图形，图的下班部分显示了覆盖在金属1层叉指上的金属2层图形。

2.对角器件
下图显示了一种采用逐渐变细总线的版图结构。

晶体管的叉指排布成对角结构，从而自然地在器件的两侧形成梯形的金属2总线。

漏极和源极必须位于晶体管相对的两端。

三、 非常规结构
常规的自对准多晶硅栅晶体管由一系列相互交叉的源漏叉指组成。

尽管这样的排练非常简单，但却不是最紧凑的结构。

其他设计通过把结构巧妙的源漏单元紧密地排布成阵列形式可获得更小的特定导通电阻。

下图显示的是华夫饼式与曲栅式的MOS晶体管版图。

第八节DMOS晶体管与版图
与DDD晶体管相同，DMOS晶体管也是利用同一个氧化层开孔自对准做出两个扩散区。

1.横向DMOS晶体管
绝大多数集成DMOS晶体管使用DMOS背栅旁浅的重掺杂N型扩散区抽取漏极电流，这种器件称为横向DMOS或LDMOS。

绝大多数DMOS晶体管都使用环形结构，中心的塞撞P区作为背栅接触孔，如下图所示。

2.RESURF晶体管
与传统设计不同，采用相对较浅的阱或者外延层以使漏区/衬底结耗尽区远离有源器件的原理制作的晶体管称为表面电场减弱（RESURF）晶体管。

下图显示了RESURF DMOS 晶体管的剖面图。

3.DMOS NPN
下图显示了典型DMOS NPN的版图和剖面图，该结构使用圆形DMOS注入构成晶体管的基区和发射区，绘制发射区面积等于DMOS注入的绘制面积。

第九节MOS晶体管的匹配规则
1）采用相同的叉指图形
2）采用大面积的有源区
3）对于电压匹配，保持较小的Vgst值
4）对于电流匹配，保持较大的Vgst值
5）采用薄氧化层器件代替厚氧化层器件
6）使用晶体管的方向一致
7）晶体管应相互靠近
8）匹配晶体管的版图应尽可能紧凑
9）如果可能，应采用共质心版图结构
10）避免使用极短或者极窄的晶体管
11）在晶体管的末端放置陪衬（虚拟）段
12）把晶体管放置在低应力梯度区域
13）晶体管应与功率器件距离适当
14）有源栅区上方不能放置接触孔
15）金属布线不能穿过有源栅区
16）使所有深扩散结远离有源栅区
17）精确匹配晶体管应放置在芯片的对称轴上
18）不要让NBL阴影与有源栅区相交
19）用金属条连接栅叉指
20）尽量使用NMOS晶体管而非PMOS晶体管。

本章小结
本章介绍了集成电路中有源器件版图定义、内涵及实质。

本章重点学习了集成电路中有源器件MOS晶体管的特性、不同类型MOS晶体管版图设计及MOS晶体管版图的失配及匹配的设计技巧，详尽介绍了CMOS和BiCMOS工艺小信号MOS晶体管概念，以及各种不同类型MOS晶体管构成、特性效应及其版图特征。

本章集成电路中有源器件MOS晶体管的特性、不同类型MOS晶体管版图设计及MOS 晶体管版图的失配及匹配的设计技巧为主，需要重点理解及掌握。