VerilogHDL与VHDL最常用
VerilogHDL与VHDL的比较
• VHDL来源于古老的Ada语言,VerilogHDL来源于 C语言,VerilogHDL受到一线工作的工程师的青 睐。
• 90%以上的公司采用verilogHDL进行IC设计, ASIC设计必须学习VerilogHDL,VerilogHDL在工 业界通用些,VHDL在大学教学中使用较多
自项向下的设计方法
• 设计说明书 • 行为模型 • 行为仿真 • RTL级建模 • 前端功能仿真 • 逻辑综合 • 测试向量生成 • 功能仿真 • 结构综合 • 门级时序仿真 • 硬件测试
“自顶向下”和“自下向顶”互 为补充
• 原先是采用“自下向顶”的设计方法 • 现在流行“自顶向下”的设计方法 • 两种方法各有利和弊,只强调“自顶向下”
运算步
寄存器传输级(RTL) 时钟周期
逻辑门级(Logic) 延时
门(电路)级(Gate)物理时间
物理级(版图级) (Layout)
几何图形
基本单位
电路的功能(行为) 描述
进程及通信
自然语言描述或ห้องสมุดไป่ตู้互 通信的进程
运算的控制
行为有限状态机、数 据流图、控制流图
寄存器、计数器、多 布尔方程、二元决策 路选择器、算术逻辑 图、有限状态机 单元
• 从算法表示转换到寄存器传输级,即行为 综合
• 从RTL级表示转换到逻辑门的表示,即逻辑 综合
• 从逻辑门表示转换为版图表示,即版图综 合或结构综合
综合与编译的比较
• 编译过程基本属于一种一一对应式的,机 械转换式的“翻译”行为
• 综合具有明显的能动性和创造性,根据设 计库、工艺库以及预先设置的各类约束条 件,选择最优的方式完成电路结构的设计。 对于相同的VHDL表述,综合器可以用不同 的电路结构实现相同的功能。