当两片中规模集成电路10进制计数器串联时，它们的最大计数容量为10位。
每片10进制计数器可以表示从0到9的10个数字，因此两片计数器串联后，总的计数范围为0到99，可以表示的最大数为99。由于每片计数器有4个引脚，所以两片计数器串联需要8个引脚。
因此，两片中规模集成电路10进制计数器串联后的最大计数容量为10位。
十进制计数器
简介
十进制计数器是一种常见的计数器类型，用于在电子设备和计算机中记录和显示数字。它由一组数字显示单元和逻辑电路构成，能够按照十进制系统的规则进行计数。本文将介绍十进制计数器的工作原理、应用领域以及常见的实现方法。
工作原理
十进制计数器的工作原理基于十进制数字系统。十进制系统是一种计数和计量的方法，使用0-9这10个数字，每个数字的值代表了一定的数量。十进制计数器通过逐个增加计数器中的数字，从0递增到9，然后再回到0，形成一个循环。
十进制计数器通常由多个数字显示单元组成，每个显示单元可以显示一个数字。例如，一个四位的十进制计数器可以显示0至9999的数值。计数器中的逻辑电路能够根据当前的计数值控制各个显示单元的状态，使其按照正确的顺序显示相应的数字。
应用领域
十进制计数器在很多领域都有广泛的应用，特别是在计算机技术和电子设备中。以下是一些常见的应用领域：
1. 计算机
在计算机中，十进制计数器用于记录和控制程序的执行次数、计时器和时钟。例如，计算机中的时钟电路经常使用十进制计数器来实现时间的计算和显示。
2. 电子设备
在许多电子设备中，如数字电子表、计算器、计数器、时钟等，都使用了十进制计数器。它们能够以人类可读的方式显示数字，方便用户进行数值的输入和查看。
3. 工业自动化
在工业自动化领域，十进制计数器可以用于对生产线上的产品数量进行计数和控制。当计数器达到预设的数量时，可以触发相应的操作，如停止生产线或自动分拣产品。
4. 计量仪器
在科学实验和工程测量中，十进制计数器被广泛用于记录
10进制计数器
1.实验目的
了解时序逻辑电路的分析方法，掌握任意进制计数器的反馈清零法和反馈置数法，并对Quartus软件有更为深入的了解。
2.实验内容
1）使用Verilog语言实现10进制计数器设计
2）在Quartus中仿真波形
3）使用DE0开发板下载、验证，数码管上显示0-9，同时使用4位发光二极管
3.代码分析
1)本程序主要通过变量cnt 的计数来完成模十的计数。每当cnt达到9后下一次便清零，
完成一次循环。
2)主模块中首先定义了本次实验的所有输入输出接口及其中的一些连线。
module exp6(clk,o);
input clk;
output [10:0] o; //seg7 led4
wire [10:0] o;
wire cp;
reg [3:0] cnt;
3)然后程序的时钟转换模块将内置的50MHz的时钟转化成为1Hz的时钟，并用它计数后
输出至数码管和LED上。
freqDiv FA0 (clk,cp); //to change the clock rate
SEG7_LUT FA1 (o,cnt); //to output data
always @ (posedge cp) //to count
begin
if (cnt<4'd9) cnt<=cnt+1'b1;
else cnt<=4'b0;
end
endmodule
4)时钟转换模块中同样先定义了各个输入输出接口，由于cnt要计数到24999999，故设为
32位。
// to change the clock rate
module freqDiv(in_50MHz,out_1Hz);
精品资料
2位10进制加法计数器课程设计
........................................
目录
第1章前言
1.1 摘要
在数字电路技术的课程中，计数器的功能是记忆脉冲的个数,它是数字系统中应用最广泛的基本时序逻辑构件。计数器在微型计算机系统中的主要作用就是为CPU和I/O设备提供实时时钟，以实现定时中断、定时检测、定时扫描、定时显示等定时控制，或者对外部事件进行计数。一般的微机系统和微机应用系统中均配置了定时器/计数器电路，它既可当作计数器作用，又可当作定时器使用，其基本的工作原理就是"减1"计数。计数器：CLK输入脉冲是一个非周期事件计数脉冲，当计算单元为零时，OUT输出一个脉冲信号，以示计数完毕。
本十进制加法计数器是基于74161芯片而设计的，依靠传感器感应外界信号，传感器在感应范围内有物体时输出低电位，反之则是高电位。当传感器的感应范围内有物体移过时，传感器电位由高到低再到高，出现上跳沿。计数器会自动加一，并将在数码管上显示。本十进制加法计数器有两位七段数码管。可计数0~99个物体，并易于扩展。
该十进制加法计数器设计理念是用于工厂流水线上产品计数，自动计数，方便简单。
1.2 设计目的
1、综合运用相关课程中所学到的理论知识去独立完成某一设计课题；
2、学习用集成触发器构成计数器的方法；
3、进一步熟悉常用芯片和电子器件的类型及特性，并掌握合理选用器件的原
则；
5、初步了解电路设计、仿真的过程和方法；
4、锻炼分析问题解决问题的能力；
1.3 设计内容及要求
1、具有2位10进制计数功能；
实验十九 计数、译码、显示电路
一、实验目的
1、掌握中规模集成计数器74LS90的逻辑功能。
2、学习使用74LS48、BCD译码器和共阴极七段显示器。
3、熟悉用示波器测试计数器输出波形的方法。
二、 实验原理
计数、译码、显示电路是由计数器、译码器和显示器三部分电路组成的，下面分别加以介绍。
1、计数器：计数器是一种中规模集成电路，其种类有很多。如果按各触发器翻转的次序分类，计数器可分为同步计数器和异步计数器两种；如果按照计数数字的增减可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律可分为二进制计数器、十进制计数器、可编程N进制计数器等多种产品。
常用计数器均有典型产品，不须自己设计，只要合理选用即可。本实验选用74LS90二—五进制计数器，其功能如下表所示。
62
63（1） R 0(1)和R 0(2)为直接复位端，R 9(1)和R 9(2)为直接置位端，可以预置数字“9”（Q D = Q A = 1，Q B = Q C = 0）。
（2） A 为二分频计数器的输入，Q A 的输出频率为CP A 的1/2。B 为五进制计数器的输入，把Q A 输出作为五进制计数器B 的输入，即构成8421BCD 码十进制计数器。
2、 译码器：这里所说的译码器是将二进制数译成十进制数的器件。我们选用的74LS48是BCD 码七段译码器兼驱动器。其外引线排列图和功能表如下所示。
1234
56789
10
11
12
13
14
GND
VCC 74LS48
B
16
15
C
LT
BI/RBO
RBI
D
A
g
a
b
c
d
e
f
十进制数 或功能
以下是一个简单的10进制计数器的Verilog代码。这个计数器在每个时钟周期内递增，并在计数到10后回滚到0。
verilog复制代码
module counter_10 (
input wire clk,
input wire reset,
output reg [3:0] count
);
always @(posedge clk or posedge reset) begin
if (reset) begin
count <= 4'b0000;
end else begin
count <= count + 1;
end
end
endmodule
在这个模块中，clk是时钟输入，reset是复位输入，count是4位的输出，表示当前的计数值。在每个时钟上升沿，count都会递增。当count达到10（即二进制的1010）时，它会被复位回0。如果复位信号被激活，无论时钟状态如何，count都会被立即复位。
请注意，这是一个非常基础的计数器设计，没有包括一些更复杂的功能，比如预置值、异步/同步复位等。如果你需要这些功能，你可能需要修改或扩展这个设计。
将二进制计数器改为十进制计数器的原理
将二进制计数器改为十进制计数器的原理是将原来计数器中的二进制数字转换为十进制数字。这可以通过将二进制数转换为十进制数的方法实现。例如，一个4位的二进制数1101可以转换为十进制数13，其中每个位代表一个权值，从右往左分别为1、2、4、8，将其与每个位的值相乘并求和即可得到十进制数的值。因此，将计数器中的二进制数字转换为十进制数字，就可以得到所需的十进制计数器。需要注意的是，在转换过程中可能需要考虑到符号位、位数补齐等问题。
一、实验目的
1、学习用集成触发器构成计数器的方法
2、掌握中规模集成计数器的使用及功能测试方法
二、实验原理
计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类不少。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是 TTL 还是 CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的罗列，就能正确地运用这些器件。
1、中规模十进制计数器
CC40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚罗列及逻辑符号如图 5－9－1 所示。
图 5－9－1 CC40192 引脚罗列及逻辑符号
图中LD —置数端
CO —非同步进位输出端
CP —减计数端
D
BO —非同步借位输出端
D
、D
1
、D
2
、
Q
、Q
1
、Q
2
、
D —计数器输入端
3
Q —数据输出端 CR—清除端
3
CP —加计数端
U
CC40192 的功能如表 5－9－1，说明如下：
表 5－9－1
当清除端 CR 为高电平“1”时，计数器直接清零； CR 置低电平则执行其它功能。 当 CR 为低电平， 置数端LD 也为低电平时， 数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
当 CR 为低电平， LD 为高电平时， 执行计数功能。 执行加计数时， 减计数端 CP 接高电
计数器的原理
计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。
一、计数器的工作原理
1、二进制计数器
（1）异步二进制加法计数器图1所示为用JK触发器组成的4位异步二进制加法计数器逻辑图。图中4个触发器F0~F3均处于计数工作状态。计数脉冲从最低位触发器F0的CP端输入，每输入一个计数脉冲，F0的状态改变一次。低位触发器的Q端与高位触发器的CP端相连。每当低位触发器的状态由1变0时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置0端R D并联，作为清0端，清0后，使触发器初态为0000。当第一个计数脉冲输入后，脉冲后沿使F0的Q0由0变1，F1、F2、F3均保持0态，计数器的状态为0001；当
图1 4位异步二进制加法计数器
第二个计数脉冲输入后，Q0由1变为0，但Q0的这个负跳变加至F1的CP端，使Q1由0变为1，而此时F3、F2仍保持0状态，计数器的状态为0010。依此类推，对于F0来说，每来一个计数脉冲后沿，Q0的状态就改变，而对于F1、F2、F3来说，则要看前一位输出端Q 是否从1跳到0，即后沿到来时，其输出端的状态才改变，否则Q1、Q2、Q3端的状态同前一个状态一样。这样在第15个计数脉冲输入后，计数器的状态为1111，第16个计数脉冲输入，计数器恢复为0000。
一、实验要求及方案设计
B,用D触发器实现分频模块
D触发器构成的二分频电路实际上就是将D触发器转换为T触发器，将D端与~Q端短接之后，输出的频率就是原有频率的1/2。按特性方程可知，每一CP脉冲触发后，Q状态翻转一次。所以，Q端输出脉冲的频率则为CP脉冲频率的二分之一。电路图如下：
Cp脉冲时序图
图中很明显，当遇到下降沿时cp脉冲翻转一次，如此下去，最终Q的频率是cp的1/2。
----------CP
-----------Q
C,用74LS161实现计数模块
74LS161的工作原理：
74LS161是常用的四位二进制可预置的同步加法计数器。引脚图如下，其中：1号引脚CLR为清零端，只要CLR=0各触发器均被清零，计数器输出为0000。不清零时应使CLR=1。9号引脚为预置数控制端，本次实验中我是使用的清零端，所以将预置端PE=1使之不工作。7号引脚CEP和10号引脚CET是使能端，只有当CEP=CET=1时，74LS161才会进入到计数状态。3,4,5,6为输入引脚，在实验中我将4个引脚短接之后接高电平。11,12,13,14为输出引脚，将4个引脚按高低位顺序依次送入译码器的DBCA端。又因为我是使用的清零来实现9转到0，所以要将‘1010’这个状态转为0，也就是将11和13号引脚与非之后接入到CLR清零端。需要注意的是：11号引脚是高位，必须对应译码器中的D端。
引脚图如下：
74LS161利用异步清零电路图如下：
2，实验的总体逻辑连接电路图
VCC
OUT
U1
555_TIMER_RATED
GND
