EDA综合课程设计_数字时钟设计一、题_001

EDA课程设计数字钟（综合课程设计）一、设计要求（数字钟的功能）1、具有时、分显示功能（用数码管显示）。

以二十四小时循环计时。

2、具有清零，调节小时，分钟的功能。

3、具有整点（正小时）报时同时用多颗LED灯花样显示秒的功能。

4、运用多层次化设计方式，底层元件用VHDL编写，顶（最高）层元件用原理图法连线。

5、写出课程设计报告，包括设计源程序代码、顶层原理图及必要的文字说明。

二、目的1、掌握多位计数器相连的设计方法。

2、掌握十进制，六进制，二十四进制计数器的设计方法。

3、掌握扬声器的驱动及报时的设计。

4、LED灯的花样显示。

5、掌握CPLD技术的层次化设计方法。

三、硬件要求1、主芯片Altera EPF10K10LC84-4。

2、8个LED灯。

3、扬声器。

4、4位数码显示管。

5、8个按键开关（清零，调小时，调分钟）。

四、实验原理在同一CPLD芯片上集成了如下电路模块：1、时钟计数：秒……60进制BCD码计数。

分……60进制BCD码计数。

时……24进制BCD码计数。

同时整个计数器有清零、调时、调分功能。

在接近整数时能提供报时信号。

2、扬声器在整点时有报时驱动信号产生（响声持续多长时间？）。

3、LED灯按个人口味在整点时有花样显示信号产生。

五、实验内容及步骤1、根据电路特点，运用层次设计概念设计。

将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。

加深层次化设计概念。

2、了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。

六、顶层原理图参考下图所示（模块化设计）。

edal数字钟课程设计一、课程目标知识目标：1. 学生能够理解数字时钟的基本原理，掌握edal数字钟的组成和功能。

2. 学生能够运用所学知识，分析并解释edal数字钟显示时间的原理。

3. 学生能够掌握数字时钟的编程方法，实现edal数字钟的基本功能。

技能目标：1. 学生能够运用所学知识，设计并搭建简单的edal数字钟电路。

2. 学生能够通过编程，实现edal数字钟的显示、校时和闹钟功能。

3. 学生能够运用问题解决策略，调试并优化edal数字钟的程序。

情感态度价值观目标：1. 培养学生对电子技术和编程的兴趣，激发他们探索未知领域的热情。

2. 培养学生的团队合作意识，学会在小组合作中互相学习、共同进步。

3. 培养学生严谨、细心的科学态度，养成认真观察、思考问题的习惯。

课程性质：本课程为信息技术与电子技术的融合课程，以项目式教学为主，注重培养学生的实践能力和创新能力。

学生特点：五年级学生具有一定的电子技术基础和编程能力，对新鲜事物充满好奇心，善于动手实践。

教学要求：结合学生特点，采用任务驱动法，引导学生主动探究，注重理论与实践相结合，培养学生解决问题的能力。

通过课程目标的分解，使学生在完成具体任务的过程中，达到预期学习成果，为后续教学设计和评估提供依据。

二、教学内容本章节教学内容主要包括以下三个方面：1. 数字时钟基础知识：- 了解数字时钟的组成，包括时钟芯片、显示屏、电阻、电容等元件。

- 学习数字时钟的工作原理，掌握edal数字钟的基本功能。

2. edal数字钟编程与搭建：- 学习edal数字钟的编程语言和编程方法，掌握基本指令和程序结构。

- 按照教材章节，逐步完成edal数字钟的搭建，包括电路连接、程序编写和功能调试。

教学内容安排如下：- 第一章：数字时钟概述，介绍数字时钟的原理和组成。

- 第二章：edal数字钟编程基础，学习编程语言和基本指令。

- 第三章：edal数字钟电路搭建，学习电路连接和元件使用。

eda数字钟的设计课程设计一、课程目标知识目标：1. 让学生掌握EDA技术的基本原理和应用；2. 使学生了解数字时钟的工作原理，掌握其设计方法；3. 帮助学生理解数字电路的基本组成，掌握常用数字电路元件的功能和使用方法。

技能目标：1. 培养学生运用EDA软件进行数字电路设计的能力；2. 提高学生动手实践能力，能够独立完成数字钟的搭建和调试；3. 培养学生分析问题和解决问题的能力，学会运用所学知识解决实际工程问题。

情感态度价值观目标：1. 激发学生对电子工程领域的兴趣，培养其探索精神和创新意识；2. 培养学生良好的团队合作精神和沟通能力，学会在团队中发挥个人作用；3. 培养学生具备严谨的科学态度，注重实践操作的安全性和环保意识。

分析课程性质、学生特点和教学要求，本课程旨在通过数字钟的设计与实现，使学生在掌握基本理论知识的基础上，提高实践操作能力和创新设计能力。

课程目标具体、可衡量，便于学生和教师在教学过程中明确预期成果，为后续的教学设计和评估提供依据。

二、教学内容本课程教学内容主要包括以下三个方面：1. EDA技术基本原理：- EDA软件的使用方法与操作流程；- 常用数字电路元件的原理与功能；- 数字电路设计的基本步骤和技巧。

2. 数字时钟工作原理与设计方法：- 数字时钟的基本组成和各部分功能；- 时钟信号的产生、分频和计数原理；- 数字钟电路图设计及仿真分析。

3. 实践操作与调试：- 数字钟电路的搭建与连接；- 调试过程中故障分析与解决；- 数字钟功能测试与性能优化。

教学内容根据课程目标制定，具有科学性和系统性。

教学大纲明确，教学内容安排和进度如下：1. EDA技术基本原理（2课时）2. 数字时钟工作原理与设计方法（3课时）3. 实践操作与调试（4课时）教学内容与教材章节关联紧密，确保学生能够将所学理论知识与实际操作相结合，提高综合运用能力。

三、教学方法针对本课程的教学目标和学生特点，采用以下多样化的教学方法：1. 讲授法：教师通过PPT、板书等形式，系统讲解EDA技术基本原理、数字时钟工作原理与设计方法等理论知识。

EDA课程设计数字闹钟一、教学目标本课程旨在通过数字闹钟的设计与实现，让学生掌握EDA（电子设计自动化）的基本原理和方法，培养学生的实践能力和创新精神。

具体目标如下：知识目标：使学生了解数字闹钟的原理和结构，理解时钟芯片的工作原理，掌握EDA工具的使用方法。

技能目标：培养学生使用EDA工具进行数字电路设计的能力，提升学生的编程和调试技能，训练学生的团队协作和沟通能力。

情感态度价值观目标：培养学生对电子科技的兴趣和热情，增强学生解决实际问题的信心和勇气，培养学生负责任的工作态度和良好的团队合作精神。

二、教学内容本课程的教学内容主要包括数字闹钟的原理与设计、时钟芯片的工作原理、EDA工具的使用等。

1.数字闹钟的原理与设计：介绍数字闹钟的工作原理，包括时钟发生器、分频器、计数器等基本组成部分，以及如何实现闹钟功能。

2.时钟芯片的工作原理：讲解时钟芯片的内部结构和工作原理，使学生了解时钟芯片在数字电路中的应用。

3.EDA工具的使用：介绍常用的EDA工具，如Cadence、Altera等，讲解如何使用这些工具进行数字电路设计。

三、教学方法为了提高教学效果，本课程将采用多种教学方法，包括讲授法、案例分析法、实验法等。

1.讲授法：通过讲解数字闹钟的原理、时钟芯片的工作原理以及EDA工具的使用方法，使学生掌握相关知识。

2.案例分析法：分析实际案例，让学生了解数字闹钟设计的过程和注意事项。

3.实验法：让学生动手实践，使用EDA工具设计数字闹钟，提高学生的实践能力。

四、教学资源为了支持教学内容的实施，我们将准备以下教学资源：1.教材：选择合适的教材，如《数字电路与EDA技术》等，为学生提供理论支持。

2.多媒体资料：制作课件、视频等多媒体资料，丰富教学手段，提高学生的学习兴趣。

3.实验设备：准备实验设备，如计算机、EDA工具软件、开发板等，为学生提供实践平台。

4.网络资源：利用网络资源，为学生提供更多的学习资料和实践案例，拓宽学生的视野。

EDA课程设计报告电子钟EDA课程设计报告——数字钟设计班级:学号:姓名:一、设计任务设计一台能显示时、分、秒的数字钟。

具体要求如下:（1）由实验箱上的时钟信号经分频产生秒脉冲;（2）计时计数器用24进制计时电路;（3）可手动校时, 能分别进行时、分的校正;（4）整点报时;选做: 可设置闹时功能, 当计时计到预定时间时, 扬声器发出闹铃信号, 闹铃时间为4s, 并可提前终止闹铃。

二、试验目的（1）掌握时十进制、六进制和二十四进制计数器的设计方法。

（2）掌握多位计数器相连的设计方法。

（3）掌握多位共阴极扫描显示数码管的驱动及编码。

三、总体设计方案本数字系统实现数字钟的基本的计时功能, 输入8Hz的时钟, 经过分频产生1Hz的时钟信号, 采用24/12小时制计时, 能显示时、分、秒。

本系统还具有校正功能, 能够进行时分的校时, 当计时器运行到59分59秒开始报时, 另外还能够设定闹钟, 当按下闹铃开关时, 可在规定时间闹铃, 当开关复位时, 闹铃停止。

本数字钟实际上是一个对频率(1Hz)进行计数的计数电路。

由于计数的起始时间不可能与标准时间一致, 故需要在电路上加一个校时电路, 同时分频后的1Hz时间信号必须做到准确稳定。

一般使用石英晶体振荡器电路构成数字钟。

数字钟的基本组成本数字钟的实现可分为以下几个模块:(1) 秒计数模块: 秒计数, 在频率为1Hz的时钟下以60次为循环计数, 并产生进位信号影响分计数;(2) 分计数模块: 分计数, 在秒进位信号为高电平时, 计数一次, 同样以60次为一个循环计数, 同时产生分进位信号影响时计数;(3) 时计数模块: 时计数, 在分进位信号为高电平时, 计数一次, 以24/12次为一个循环计数;(4) 频率产生模块: 产生8Hz的计数频率, 经过分频得到1Hz 频率;(5) 时间显示模块: 数码管经过动态显示, 同时进行一定频率的扫描显示时, 分, 秒。

(6) 时间设置模块: 设置调试使能端, 能够调时, 分, 秒。

EDA课程设计报告课题名称：多功能数字钟设计多功能数字钟设计一、数字钟简介：20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。

时间对人们来说总是那么宝贵，工作的忙碌性和繁杂性容易使人忘记当前的时间。

忘记了要做的事情，当事情不是很重要的时候，这种遗忘无伤大雅。

但是，一旦重要事情，一时的耽误可能酿成大祸。

钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。

诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。

因此，研究数字钟及扩大其应用，有着非常现实的意义。

数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。

数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。

这些方法都各有其特点，其中利用单片机实现的电子钟具有编程灵活，并便于功能的扩展。

二、设计要求1. 具有以二十四小时制计时、显示、时间设置的功能。

2. 精度要求为1s。

三、系统功能简介1. 计时：时钟计时：秒——60进制BCD码计数；分——60进制BCD码计数；时——24进制BCD码计数；2. 校时：同时整个计数器有清零，调分，调时功能。

可手动校时，能分别进行时、分的校正3. 显示：具有驱动8位八段共阴极扫描数码管的片选驱动信号输出和八段字形译码输出。

内容规划：（1）根据电路特点，可用层次化结构化设计概念。

将此项设计分成若干模块，规定每一模块的功能和各模块之间的接口。

E D A课程设计学院:电气信息学院专业年级:通信工程2013级姓名:学号课题: EDA课程设计指导老师:日期：2016年7月6日第一章多功能数字钟的设计1、设计任务了解数字钟的工作原理，进一步熟悉VHDL语言编写驱动七段数码管显示代码，并且掌握用多进程的方式实现一个综合性的程序。

最终实现硬件和软件多功能数字钟的设计。

（1）显示的格式为小时-分钟-秒钟，是24小时制，整点报时时间为5秒，级从整点前5秒钟开始进行报时提示，LED灯开始闪烁，过整点后，停止闪烁。

（2）系统时钟选择时钟模块的10KHz，要得到1Hz时钟信号，必须对系统时钟进行10000次分频。

（3）调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时，S2调节分钟，每按下一次，分钟增加一分钟。

另外用S8按键作为系统时钟复位，复位后全部显示00-00-00。

2、方案设计2.1软件设计方案用VHDL语言编写程序实现设计内容中需要实现的功能。

将编写好的VHDL的程序加载到硬件电路中，从而驱动七段数码管时间，并用按键控制时间的变化，用软件仿真验证实验结果。

2.2硬件设计方案在软件方案实现的基础上，将已经运行成功的程序，将结果烧制到硬件电路中，最后生成顶层电路原理图。

3、设计的具体实现3.1设计步骤3.1.1打开QUARTUSII软件，新建一个工程3.1.2建完工程之后，再新建一个VHDL File，打开VHDL编辑器对话框；3.1.3按照自己设计方案，在VHDL编辑窗口编写VHDL程序；(程序见附录) 3.1.4编写完VHDL程序后，保存在自己新建的文件夹在D盘的目录下；3.1.5对自己编写的VHDL程序进行编译仿真，对程序的错误进行修改，直到完全通过编译和仿真；3.1.6仿真无误后，依照按键开关、数码管、LED灯与FPGA的管脚连接表进行管脚分配。

分配完成后，在进行编译一次，以使管脚分配生效；3.1.7用下载电缆通过JTAG口将对应的sof文件加载到FPGA中，观察设计结果是否和自己的编程思想一致。

课程设计说明书课程名称EDA课程设计题目多功能数字钟课程设计任务书设计题目多功能数字钟设计一、课程设计目的1、综合运用EDA技术，独立完成一个课题的设计，考察运用所学知识，解决实际问题的能力；2、结合理论知识，考察阅读参考资料、文献、手册的能力；3、进一步熟悉EDA技术的开发流程，掌握文件编辑、编译、仿真、下载验证等环节的实现方法和应用技巧；4、锻炼撰写研究报告、研究论文的能力；5、通过本实践环节，培养科学和严谨的工作作风。

二、设计内容、技术条件和要求l、能进行正常的时、分、秒计时功能，分别由6个数码显示24小时、60分钟的计数器显示。

2、能利用实验系统上的按钮实现“校时”、“校分”功能；（1）按下“SA”键时，计时器迅速递增，并按24小时循环；（2）按下“SB”键时，计时器迅速递增，并按59分钟循环，并向“时”进位；（3）按下“SC”键时，秒清零；抖动的，必须对其消抖处理。

3、能利用扬声器做整点报时：（1）当计时到达59’50”时开始报时，频率可为500Hz；计满23小时后回零；计满59分钟后回零。

（2）到达59’59”时为最后一声整点报时，整点报时的频率可定为lKHz。

4定时闹钟功能5、用层次化设计方法设计该电路，用硬件描述语言编写各个功能模块。

6、报时功能。

报时功能用功能仿真的仿真验证，可通过观察有关波形确认电路设计是否正确。

三、时间进度安排1周：(1) 完成设计准备，确定实施方案；(2) 完成电路文件的输入和编译；(4) 完成功能仿真。

2周：(1) 完成文件至器件的下载，并进行硬件验证；(2) 撰写设计说明书。

四、主要参考文献(1)谭会生、瞿遂春，《EDA技术综合应用实例与分析》，西安电子科技大学出版社，2004(2)曹昕燕、周凤臣等，《EDA技术实验与课程设计》，清华大学出版社，2006指导教师签字：2010年9月5日引言：人类社会已进入到高度发达的信息化社会。

信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。

课程设计说明书题目：闹钟学院（系）：年级专业：学号：学生姓名：指导教师：教师职称：目录第1章摘要 (1)第2章设计方案……………………………………………………………………………2.1 VHDL简介……………………………………………………………………………2.2 设计思路……………………………………………………………………………第3章模块介绍……………………………………………………………………………第4章 Verilog HDL设计源程序…………………………………………………………第5章波形仿真图…………………………………………………………………………第6章管脚锁定及硬件连线………………………………………………………………心得体会 (17)参考文献 (18)第一章摘要在当今社会，数字电路产品的应用在我们的实际生活中显得越来越重要，与我们的生活联系愈加紧密，例如计算机、仪表、电子钟等等，使我们的生活工作较以前的方式更加方便、完善，带来了很多的益处。

在此次EDA课程，我的设计课题是闹钟，使用VHDL语言进行编程完成。

报告书主要由设计方案、模块介绍、设计源程序、仿真波形图和管脚锁定及硬件连线四部分组成。

设计方案主要介绍了我对于设计课题的大致设计思路，之后各个部分将会详细介绍设计组成及程序。

第二章设计方案§2.1 VHDL简介数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。

EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技术。

课程设计任务书设计题目1：数码管显示数字钟设计院（系）分管领导：教研室主任：指导教师：2017年6月23日目录第1章引言 0第2章电路原理 0第3章程序设计 (1)顶层模块设计 (2)时钟分频模块设计 (2)按键驱动模块设计 (2)时钟计数模块设计 (3)整点报时模块 (4)LED灯花腔显示模块 (5)数码管显示模块设计 (6)第4章调试、测试分析及结果 (7)调试 (7)测试分析 (8)结果 (9)第5章小结 (10)参考文献 (11)附录电路图及程序 (12)第1章引言EDA是电子设计自动化(Electronic Design Automation)的缩写，在20世纪60年代中期从运算机辅助设计(CAD)、运算机辅助制造(CAM)、运算机辅助测试(CAT)和运算机辅助工程(CAE)的概念进展而来的。

EDA技术确实是以运算机为工具，设计者在EDA软件平台上，用硬件描述语言VHDL或Verilog HDL完成设计文件，然后由运算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直相当于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

EDA技术的显现，极大地提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。

Verilog HDL是一种描述语言，以来描述硬件的结构和行为的语言，用它能够表示逻辑电路图、，还能够表示数字逻辑系统所完成的逻辑功能。

这次课程设计咱们运用QuartusⅡ那个软件，利用Verilog HDL语言进行编程。

数字钟是一种用数字电路技术实现时、分、秒计时的钟表。

与机械钟相较具有更高的准确性和直观性，具有更长的利用寿命，已取得普遍的利用。

数字钟的设计方式有许多种，例如可用中小规模集成电路组成电子钟，也能够利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还能够利用单片机来实现电子钟等等。

这些方式都各有其特点，其中利用单片机实现的电子钟具有编程灵活，以便于功能的扩展。

eda数字钟课程设计一、课程目标知识目标：1. 让学生掌握EDA技术的基本概念，理解数字钟的原理和设计流程。

2. 学会使用Verilog HDL语言编写简单的数字电路程序，实现数字钟的基本功能。

3. 了解数字钟各模块的功能和相互关系，如分频器、计数器、秒/分/时显示等。

技能目标：1. 培养学生运用所学知识，自主设计并实现简单数字电路的能力。

2. 提高学生动手实践能力，学会使用FPGA/CPLD等开发工具进行数字电路的调试和验证。

3. 培养学生团队协作和沟通能力，能在小组合作中发挥各自优势，共同完成项目任务。

情感态度价值观目标：1. 激发学生对电子设计自动化技术的兴趣，培养其创新意识和探索精神。

2. 培养学生严谨、细致、负责的工作态度，注重实践操作的规范性和安全性。

3. 增强学生的自信心，使其在项目实践中体验到成功的喜悦，培养克服困难的勇气。

课程性质：本课程为电子信息类专业的实践课程，旨在培养学生的实际操作能力和创新能力。

学生特点：学生已经掌握了数字电路和Verilog HDL语言的基本知识，具有一定的编程和实践能力。

教学要求：结合学生特点，注重理论与实践相结合，以项目为导向，引导学生自主探究和合作学习。

通过课程学习，使学生能够独立完成数字钟的设计与实现，提高其综合运用所学知识解决实际问题的能力。

教学过程中，注重分解课程目标为具体的学习成果，以便进行教学设计和评估。

二、教学内容1. 数字钟原理及设计流程：介绍数字钟的基本工作原理，包括时钟信号产生、分频、计数、显示等模块的功能和设计方法。

教材章节：第三章“数字电路设计基础”，第5节“数字时钟设计”2. Verilog HDL语言基础：回顾Verilog HDL的基本语法和结构，强调模块化设计，掌握基本逻辑门、时序逻辑的描述方法。

教材章节：第二章“硬件描述语言Verilog HDL”，第1-4节3. 数字钟各模块设计：- 分频器设计：学习如何实现时钟信号的分频，得到所需的计数脉冲。

数字钟一、【课题要求】1.设计一个能显示1/10秒、秒、分、时的12小时数字钟。

2.熟练掌握各种计数器的使用。

3.能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。

4.能用低位的进位输出构成高位的计数脉冲。

<注意>1、时钟源使用频率为0.1HZ的连续脉冲。

2、设置两个按钮，一个供“开始”及“停止”使用，一个供系统“复位”用。

3、时钟显示使用数码管显示。

4、“时显示”部分注意12点后显示1点。

5、注意各部分的关系，由低位到高位逐级设计、调试。

二、【分析与设计】数字钟是计数器的综合应用，数字钟由十分之一秒、秒钟、分钟、时钟组成，十分之一秒由十进制计数器74160组成，秒钟由六十进制计数器构成，分钟由六十进制计数器，时钟由十二进制计数器构成。

该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，对各模块进行封装，供顶层文件调用，各模块有VHDL文本设计及原理图设计。

输入端clk是连续脉冲，clrn是高电平系统复位，en是高电平使能端，输出端是十分之一秒位、秒钟个位、秒钟十位、分钟个位、分钟十位、时钟个位、时钟十位，最后由7个数码管显示各位的值。

该数字钟程序的底层文件主要有六进制计数器模块、六十进制计数器模块和十二进制模块，对各模块进行封装，供顶层文件调用，各模块有VHDL 文本设计及原理图设计。

程序框图：十分之一秒 秒钟 分钟 小时三、【程序代码及原理图】 1、六进制计数器VHDL 代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cout6 ISPORT(clk,en,clrn,load:IN STD_LOGIC;date:IN STD_LOGIC_VECTOR(2 DOWNTO 0); cnt:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); co:OUT STD_LOGIC ); END cout6;ARCHITECTURE behave OF cout6 ISSIGNAL q:STD_LOGIC_VECTOR(2 DOWNTO 0); BEGINco<='1' WHEN((q="101")AND(en='1'))ELSE'0'; PROCESS(en,clk) BEGINIF clrn='0' THEN q<="000";ELSIF(clk'event and clk='1') THENIF load='0' THEN q<=date;ELSIF en='1' THEN q<=q+1;IF(q="101")THEN q<="000";END IF;END IF;END IF;END PROCESS;cnt<=q;END behave;波形仿真：2、六十进制计数器原理图：波形仿真：3、十二进制计数器VHDL代码：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cout12 ISPORT(clk,clrn,ldn,en:IN STD_LOGIC;ha:IN STD_LOGIC_VECTOR(3 DOWNTO 0); hb:IN STD_LOGIC;qa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); qb:out STD_LOGIC);END cout12;ARCHITECTURE behav OF cout12 ISSIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL b:STD_LOGIC;SIGNAL a:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(en,clk)BEGINIF clrn='0' THENq<="0000";ELSIF(clk'event and clk='1') THEN IF ldn='0' THENb<=hb;a<=ha;ELSIF en='1' THENq<=q+1;IF(q="1011")THENq<="0000"; END IF;END IF;END IF;CASE q ISWHEN"0000"=>b<='1';a<="0010"; WHEN"0001"=>b<='0';a<="0001"; WHEN"0010"=>b<='0';a<="0010"; WHEN"0011"=>b<='0';a<="0011"; WHEN"0100"=>b<='0';a<="0100"; WHEN"0101"=>b<='0';a<="0101"; WHEN"0110"=>b<='0';a<="0110"; WHEN"0111"=>b<='0';a<="0111"; WHEN"1000"=>b<='0';a<="1000"; WHEN"1001"=>b<='0';a<="1001"; WHEN"1010"=>b<='1';a<="0000"; WHEN"1011"=>b<='1';a<="0001"; WHEN OTHERS =>NULL;END CASE;END PROCESS;qa<=a;qb<=b;END ARCHITECTURE behav;波形仿真：4、数字钟原理图：波形仿真：四、【结果与测试】根据六进制的波形图判断出六进制的设计正确，实现了0~5的计数，并且在5处产生进位，将六进制进行封装与十进制74160根据原理图设计成六十进制计数器，然后将它进行封装，根据六十进的波仿真图可以看出实现了0~59的计数，并且在59处产生进位，然后将它进行封装。

eda多功能数字时钟课程设计一、课程目标知识目标：1. 学生能理解数字时钟的基本原理，掌握EDA工具的使用方法，并运用相关电路知识设计多功能数字时钟。

2. 学生能够运用所学知识，分析并解释数字时钟电路中各个部分的功能及其相互关系。

3. 学生了解数字时钟在实际生活中的应用，理解其重要性。

技能目标：1. 学生能够运用EDA工具进行电路设计，具备实际操作能力。

2. 学生通过动手实践，培养解决实际问题的能力，提高创新意识和团队协作能力。

3. 学生能够运用所学知识，对数字时钟电路进行调试和优化。

情感态度价值观目标：1. 学生在学习过程中，培养对电子技术的兴趣，激发创新精神。

2. 学生通过团队合作，学会尊重他人，培养良好的沟通能力和团队精神。

3. 学生认识到科技发展对社会进步的重要性，树立正确的价值观。

课程性质：本课程为实践性较强的课程，结合理论教学，注重培养学生的动手能力和实际操作技能。

学生特点：学生具备一定的电子技术基础知识，对实践操作有较高的兴趣。

教学要求：教师需结合理论教学，指导学生进行实践操作，注重启发式教学，引导学生主动探究，提高学生的综合能力。

在教学过程中，关注学生的学习进度，及时调整教学策略，确保课程目标的实现。

通过课程学习，使学生能够将所学知识应用于实际生活中，提高学生的创新意识和实践能力。

二、教学内容本课程教学内容主要包括以下几部分：1. 数字时钟原理：讲解数字时钟的基本工作原理，包括时钟信号、计数器、显示驱动等组成部分。

2. EDA工具使用：介绍EDA工具的基本操作，如原理图绘制、电路仿真、PCB设计等。

3. 电路设计与实现：指导学生运用EDA工具设计多功能数字时钟电路，包括时钟信号电路、分频器、计数器、显示驱动和按键控制等模块。

4. 电路调试与优化：教授学生如何对设计的数字时钟电路进行调试，找出问题并进行优化。

教学内容与教材关联性如下：1. 《电子技术基础》中关于数字电路的基础知识，为理解数字时钟原理提供理论支持。

目录一、题目分析 (1)1.1性能指标及功能设计 (1)1.2总体方框图 (2)二、设计方案 (2)2、模块划分 (3)4、模块描述 (3)5、顶层电路图 (5)三、方案实现 (5)1、各模块仿真及描述 (5)四、硬件测试及说明 (7)1、引脚锁定情况 (7)2、程序下载 (8)4、测试过程与结果分析 (8)五、结论 (9) (9)六、课程总结 (9)七、附录（源程序，加中文注释） (10)一、题目分析1.1性能指标及功能设计1）时、分、秒计时器及整点报时功能时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。

当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。

即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。

当数字钟运行到整点时，分钟和秒钟会全部显示为0，则会驱动蜂鸣器响产生报警。

2）实现的功能：①时钟计数：首先下载程序进行复位清零操作,电子钟从00：00：00计时开始。

sethour 可以调整时钟的小时部分, setmin可以调整分钟,步进为1。

由于电子钟的最小计时单位是1s,因此提供给系统的内部的时钟频率应该大于1Hz,这里取100Hz。

CLK端连接外部10Hz的时钟输入信号clk。

对clk进行计数,当clk=10时,秒加1,当秒加到60时,分加1；当分加到60时,时加1；当时加到24时,全部清0,从新计时。

用6位数码管分别显示“时”、“分”、“秒”,通过OUTPUT( 6 DOWNTO 0 )上的信号来点亮指定的LED七段显示数码管。

计算机科学与技术学院EDA课程设计报告设计题目：数字时钟的设计班级：姓名：学号：日期：2011年6月20日一、系统设计要求1、具有时、分、秒的计数显示功能，24小时循环显示。

2、具有异步清零、预置初值功能，实现LED动态显示，整点报时采用声音报时，几点报几下。

3、采用元件例化方式实现各模块间的连接。

二、系统设计方案1、整个模块采用两个时钟，一个时钟的频率为一秒，用于程序秒的输入。

另一个时钟频率较高，用于七段显示器的选择端口三八译码器的输入时钟。

2、时分秒皆采用两个位的计数，一位代表十位，一位代表个位。

分秒为60进制，时为24进制。

个位逢九向十位进一，秒逢59向分进一，分逢59向时进一。

3、在小时的子程序里把两位小时数转换成一位数作为报时程序的输入。

三、主要VHDL源程序秒—底层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SECOND ISPORT (CLK1,R:IN STD_LOGIC;CO1:OUT STD_LOGIC;S0,S1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ;ARCHITECTURE XIA OF SECOND ISBEGINPROCESS(CLK1,R,SS0,SS1)VARIABLE SSS0,SSS1:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF R='1' THEN SSS0:="";SSS1:="";ELSIF CLK1'EVENT AND CLK1='1' THENIF SSS1="" AND SSS0=""THEN CO1<='1';SSS0:=""; SSS1:="";ELSIF SSS0="" THEN SSS0:="";SSS1:=SSS1+1;ELSE SSS0:=SSS0+1;CO1<='0';END IF;END IF;S0<=SSS0;S1<=SSS1;END PROCESS;END ;分—底层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY MINUTE ISPORT (CLK2,R,S:IN STD_LOGIC;MM0,MM1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CO2:OUT STD_LOGIC;M0,M1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ;ARCHITECTURE XIA OF MINUTE ISBEGINPROCESS(CLK2,R,S,MM0,MM1)VARIABLE MMM0,MMM1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF R='1' THEN MMM0:="0000";MMM1:="0000";ELSIF S='1' THEN MMM0:=MM0;MMM1:=MM1;ELSIF CLK2'EVENT AND CLK2='1' THENIF MMM1="0101" AND MMM0="1001"THEN CO2<='1';MMM0:="0000"; MMM1:="0000";ELSIF MMM0="1001" THEN MMM0:="0000";MMM1:=MMM1+1;CO2<='0'; ELSE MMM0:=MMM0+1;CO2<='0';END IF;END IF;M0<=MMM0;M1<=MMM1;END PROCESS;END ;时—底层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.std_logic_unsigned.all;ENTITY HOUR ISPORT (CLK3,R,S:IN STD_LOGIC;HH0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);HH1:IN STD_LOGIC_VECTOR(1 DOWNTO 0);H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);H1:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);NUMBER2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ;ARCHITECTURE XIA OF HOUR ISBEGINPROCESS(CLK3,R,S,HH0,HH1)VARIABLE HHH0:STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE HHH1:STD_LOGIC_VECTOR(1 DOWNTO 0);VARIABLE NUMBER1,NUMBER0:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF R='1' THEN HHH0:="0000";HHH1:="00";ELSIF S='1' THEN HHH0:=HH0;HHH1:=HH1;ELSIF CLK3'EVENT AND CLK3='1' THENIF HHH0="0011" AND HHH1="10"THEN HHH0:="0000";HHH1:="00";ELSIF HHH0="1001" THEN HHH1:=HHH1+1;HHH0:="0000"; ELSE HHH0:=HHH0+1;END IF;END IF;H0<=HHH0;H1<=HHH1;IF HHH1="00" THEN NUMBER0:="";ELSIF HHH1="01" THEN NUMBER0:="";ELSIF HHH1="10" THEN NUMBER0:="";END IF;NUMBER1:=NUMBER0+HHH0;IF NUMBER1="" THEN NUMBER2<="";ELSIF NUMBER1>"" THEN NUMBER2<=NUMBER1-"";ELSE NUMBER2<=NUMBER1;END IF;END PROCESS;END ;报时—底层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY RING ISPORT(CLK4,CLK5:IN STD_LOGIC;NUMBER:IN STD_LOGIC_VECTOR(7 DOWNTO 0);P:OUT STD_LOGIC);END;ARCHITECTURE ONE OF RING ISBEGINPROCESS(CLK4,CLK5,NUMBER)VARIABLE R:STD_LOGIC;VARIABLE TEX:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLK4='1' THENIF (NUMBER/=""AND TEX<NUMBER) THEN R:=CLK5;ELSE R:='0';END IF;IF CLK5'EVENT AND CLK5='1' THENIF TEX<NUMBER THENTEX:=TEX+1;END IF;END IF;ELSE TEX:="";END IF;P<=R;END PROCESS;END;显示—底层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY dec7s ISPORT(a1,a2:IN STD_LOGIC_VECTOR(7 DOWNTO 0);a3,a4,a5:IN STD_LOGIC_VECTOR(3 DOWNTO 0); a6:IN STD_LOGIC_VECTOR(1 DOWNTO 0);led7s1,led7s2,led7s3,led7s4,led7s5,led7s6 :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END;ARCHITECTURE one OF dec7s ISBEGINPROCESS(a1,a2,a3,a4,a5,a6)BEGINCASE a1 ISWHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN ""=>led7s1<="";WHEN OTHERS=>led7s1<="";END CASE;CASE a2 ISWHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN ""=>led7s2<="";WHEN OTHERS=>led7s2<="";END CASE;CASE a3 ISWHEN "0000"=>led7s3<="";WHEN "0001"=>led7s3<="";WHEN "0010"=>led7s3<="";WHEN "0011"=>led7s3<="";WHEN "0100"=>led7s3<="";WHEN "0101"=>led7s3<="";WHEN "0110"=>led7s3<="";WHEN "0111"=>led7s3<="";WHEN "1000"=>led7s3<="";WHEN "1001"=>led7s3<="";WHEN OTHERS=>led7s3<=""; END CASE;CASE a4 ISWHEN "0000"=>led7s4<="";WHEN "0001"=>led7s4<="";WHEN "0010"=>led7s4<="";WHEN "0011"=>led7s4<="";WHEN "0100"=>led7s4<="";WHEN "0101"=>led7s4<="";WHEN "0110"=>led7s4<="";WHEN "0111"=>led7s4<="";WHEN "1000"=>led7s4<="";WHEN "1001"=>led7s4<="";WHEN OTHERS=>led7s4<=""; END CASE;CASE a5 ISWHEN "0000"=>led7s5<="";WHEN "0001"=>led7s5<="";WHEN "0010"=>led7s5<="";WHEN "0011"=>led7s5<="";WHEN "0100"=>led7s5<="";WHEN "0101"=>led7s5<="";WHEN "0110"=>led7s5<="";WHEN "0111"=>led7s5<="";WHEN "1000"=>led7s5<="";WHEN "1001"=>led7s5<="";WHEN OTHERS=>led7s5<=""; END CASE;CASE a6 ISWHEN "00"=>led7s6<="";WHEN "01"=>led7s6<="";WHEN "10"=>led7s6<="";WHEN OTHERS=>led7s6<=""; END CASE;END PROCESS;END one;顶层LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY TOP ISPORT (CP,CLK,R0,S0:IN STD_LOGIC;SM0,SM1,SH0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);SH1:IN STD_LOGIC_VECTOR(1 DOWNTO 0);SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);Y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);PP:OUT STD_LOGIC);END;ARCHITECTURE XIA OF TOP ISSIGNAL Y0,Y1:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL Y2,Y3,Y4:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL Y5:STD_LOGIC_VECTOR(1 DOWNTO 0);SIGNAL YY6,YY1,YY2,YY3,YY4,YY5,YY7,PNUMBER:STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CO11,CO22:STD_LOGIC;component SECONDPORT (CLK1,R:IN STD_LOGIC;CO1:OUT STD_LOGIC;S0,S1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end component;component MINUTEPORT (CLK2,R,S:IN STD_LOGIC;MM0,MM1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CO2:OUT STD_LOGIC;M0,M1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));end component;component HOURPORT (CLK3,R,S:IN STD_LOGIC;HH0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);HH1:IN STD_LOGIC_VECTOR(1 DOWNTO 0);H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);H1:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);NUMBER2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end component;component RINGPORT(CLK4,CLK5:IN STD_LOGIC;NUMBER:IN STD_LOGIC_VECTOR(7 DOWNTO 0);P:OUT STD_LOGIC);end component;component dec7sPORT(a1,a2:IN STD_LOGIC_VECTOR(7 DOWNTO 0);a3,a4,a5:IN STD_LOGIC_VECTOR(3 DOWNTO 0);a6:IN STD_LOGIC_VECTOR(1 DOWNTO 0);led7s1,led7s2,led7s3,led7s4,led7s5,led7s6:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));end component;BEGINYY7<="";U1:SECOND PORT MAP(CLK1=>CLK,R=>R0,S0=>Y0,S1=>Y1,CO1=>CO11); U2:MINUTE PORT MAP(CLK2=>CO11,R=>R0,S=>S0,M0=>Y2,M1=>Y3,CO2=>CO22,MM0=>SM0,MM1=>SM1);U3:HOUR PORT MAP(CLK3=>CO22,R=>R0,S=>S0,H0=>Y4,H1=>Y5,HH0=>SH0,HH1=>SH1,NUMBER2=>PNUMBER);U4:RING PORT MAP(CLK4=>CO22,CLK5=>CLK,NUMBER=>PNUMBER,P=>PP); U5:dec7s PORT MAP(a1=>Y0,led7s1=>YY1,a2=>Y1,led7s2=>YY2,a3=>Y2,led7s3=>YY3,a4=>Y3,led7s4=>YY4,a5=>Y4,led7s5=>YY5,a6=>Y5,led7s6=>YY6);PROCESS(CP)VARIABLE SELL:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINIF CP'EVENT AND CP='1' THENIF SELL="111" THEN SELL:="000" ;ELSE SELL:=SELL+1;END IF;END IF;CASE SELL ISWHEN "000"=>Y<=YY1;WHEN "001"=>Y<=YY2;WHEN "010"=>Y<=YY3;WHEN "011"=>Y<=YY4;WHEN "100"=>Y<=YY5;WHEN "101"=>Y<=YY6;WHEN OTHERS=>Y<=YY7;END CASE;SEL<=SELL;END PROCESS;END;四、系统仿真/硬件验证五、设计中遇到的问题与体会自己想了哈。

绍兴文理学院数理信息学院EDA技术课程设计报告课题数字时钟姓名学号专业班级指导教师时间课程设计任务书数字钟设计摘要人类社会已进入到高度发达的信息化社会。

信息化社会的发展离不开电子信息产品开发技术、产品品质的提高和进步。

实现这种进步的主要原因就是电子设计技术和电子制造技术的发展，其核心就是电子设计自动化技术，EDA技术的发展和推广应用又极大的推动了电子信息产业的发展。

EDA技术在电子系统设计领域越来越普及，本设计主要利用VHDL语言在EDA平台上设计一个电子数字钟，它的计时为24小时小时制，显示满刻度为23时59分59秒，另外还具有校时功能和闹钟功能。

总的程序由几个各具不同功能的单元模块程序拼接而成，其中包括分频程序模块、时分秒计时、校时程序模块、闹钟控制器程序模块、预制寄存器模块、闹钟寄存器程序模块和显示驱动器程序设计。

且使用QUARTUS II 软件进行电路波形仿真，下载到EDA实验箱进行验证。

关键词数字钟；EDA；vhdl语言目录课程设计任务书 (I)摘要 (II)1设计概述 (1)2设计方案 (2)2.1系统设计方案 (2)3设计实现 (4)3.1闹钟控制器实现 (4)3.2预置寄存器实现 (4)3.3闹钟寄存器实现 (4)3.4分频电路实现 (5)3.5时钟计数器实现 (5)3.6显示驱动器实现 (5)3.7顶层原件实现 (6)4设计验证 (7)4.1闹钟控制器验证 (7)4.2预置寄存器验证 (7)4.3闹钟寄存器验证 (8)4.4分频电路验证 (8)4.5时钟计数器验证 (8)4.6显示驱动器验证 (9)5总结 (11)参考文献 (12)附录 (13)1设计概述数字钟是一种用数字电路技术实现时、分、秒计时的钟表。

与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。

数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟，还可以利用单片机来实现电子钟等等。

课程设计任务书学生姓名：专业班级：电子科学与技术指导教师：工作单位：信息工程学院题目: 数字钟设计目的：1、掌握在QuartusⅡ软件的使用方法，并能熟练的在QuartusⅡ环境中运用VHDL语言完成一些简单程序的设计；2、掌握数字钟的主要功能与在FPGA中的实现方法。

要求完成的主要任务:1、课程设计工作量：1周。

2、技术要求：（1）设计一个6位LED动态扫描显示的数字钟，根据一个控制键能选择显示时、分、秒或年、月、日；（2）通过拨码开关可以进行时、分、年、月、日的调整，可以实现翻屏；3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印，图纸应符合绘图规范。

时间安排：1、2012 年12月17日集中，作课设具体实施计划与课程设计报告格式的要求说明。

2、2012年12月18日至2012年12 月21日查阅相关资料，学习电路的工作原理。

3、2012年12月22日至2012年12月27日，方案选择和电路设计。

4、2012年12月28日上交课程设计成果及报告，同时进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (I)Abstract (II)1 绪论 (1)2 设计内容及要求 (1)2.1设计目的及主要任务 (1)2.1.1设计目的 (1)2.1.2 设计任务及要求 (1)2.2设计思想 (1)3 数字钟的设计 (2)3.1 设计原理与方法 (2)3.2 单元模块设计 (2)3.2.1 分频计模块设计 (2)3.2.2 消抖电路模块设计 (3)3.2.3 计数器模块设计 (3)3.2.4 多路复用器模块设计 (6)3.2.5 七段译码模块设计 (6)3.3 数字钟设计总原理图 (6)4 编译报告 (8)4.1 设计原理与方法 (8)5 电路仿真与硬件调试....................................... 错误！未定义书签。

eda数字闹钟课程设计一、课程目标知识目标：1. 学生能够理解数字闹钟的基本原理，掌握EDA（电子设计自动化）软件的使用方法；2. 学生能够运用所学的数字电路知识，设计并实现一个具有基本功能的数字闹钟；3. 学生了解数字闹钟中各个模块的功能和相互关系，如时钟模块、闹钟设置模块、显示模块等。

技能目标：1. 学生能够运用EDA软件进行电路设计，提高动手实践能力；2. 学生能够通过小组合作，培养团队协作能力和沟通能力；3. 学生掌握基本的调试方法，能够分析和解决数字闹钟设计过程中出现的问题。

情感态度价值观目标：1. 学生培养对电子设计制作的兴趣，激发创新精神和实践欲望；2. 学生认识到电子技术在日常生活中的重要作用，增强学以致用的意识；3. 学生通过课程学习，培养严谨、细致的学习态度，提高克服困难的勇气和自信心。

分析课程性质、学生特点和教学要求，本课程以实践操作为主，注重培养学生的动手能力和实际应用能力。

针对初中年级学生的认知水平，课程内容以基本原理和实际操作相结合的方式进行，使学生在学习过程中能够将理论知识与实际应用紧密结合，提高学生的学习兴趣和积极性。

通过本课程的学习，学生能够将所学知识运用到实际项目中，实现学以致用，提升自身的综合素质。

二、教学内容本课程教学内容主要包括以下三个方面：1. 数字闹钟原理学习：- 时钟基础知识：时钟信号、晶振、分频器等；- 数字电路基础：逻辑门、触发器、计数器等；- 闹钟功能模块：时钟模块、闹钟设置模块、显示模块等。

2. EDA软件操作与应用：- EDA软件安装与界面认识；- 原理图绘制：学习如何使用软件绘制数字电路原理图；- PCB布线：学习如何将原理图转化为PCB布线图。

3. 数字闹钟设计与制作：- 教学大纲制定：明确教学内容、进度安排和教学目标；- 实践操作：学生分组进行数字闹钟设计、制作和调试；- 评价与反馈：对学生的设计作品进行评价，及时给予反馈。

教学内容与教材关联性：本课程教学内容紧密结合教材中关于数字电路和EDA软件的相关章节，确保学生能够将所学理论知识应用于实际项目中。