数控分频器

EDA实验报告班级：姓名：目录实验一：七段数码显示译码器设计 (1)摘要 (1)实验原理 (1)实验方案及仿真 (1)引脚下载 (2)实验结果与分析 (3)附录 (3)实验二：序列检测器设计 (6)摘要 (6)实验原理 (6)实现方案及仿真 (6)引脚下载 (7)实验结果与分析 (8)实验三：数控分频器的设计 (11)摘要 (11)实验原理 (11)方案的实现与仿真 (11)引脚下载 (12)实验结果及总结 (12)附录 (12)实验四：正弦信号发生器 (14)摘要 (14)实验原理 (14)实现方案与仿真 (14)嵌入式逻辑分析及管脚下载 (16)实验结果与分析 (17)附录 (18)实验一：七段数码显示译码器设计摘要：七段译码器是一种简单的组合电路，利用QuartusII的VHDL语言十分方便的设计出七段数码显示译码器。

将其生成原理图，再与四位二进制计数器组合而成的一个用数码管显示的十六位计数器。

整个设计过程完整的学习了QuartusII的整个设计流程。

实验原理：七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。

本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。

例如当LED7S 输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。

接有高电平段发亮，于是数码管显示“5”。

实验方案及仿真：I、七段数码显示管的设计实现利用VHDL描述语言进行FPGA上的编译实现七段数码显示译码器的设计。

运行QuartusII在G:\QuartusII\LED7S\下新建一个工程文件。

新建一个vhdl语言编译文件，编写七段数码显示管的程序见附录1-1。

分频器的作用
分频器的作用是将输入信号按照一定比例分割成多个输出信号。

它常用于音频和电子信号处理中，以实现不同频率范围的信号分离和处理。

具体而言，分频器可以根据需要将输入信号分成多个频带，使得每个频带可以单独进行处理和调节，以获得更好的音效和信号质量。

在音频系统中，分频器通常被用于分离低音频、中音频和高音频信号，并将其分配到对应的喇叭或扬声器上。

这样可以让每个喇叭或扬声器专注于处理特定频率范围内的信号，从而提高音质和音频的清晰度。

同时，在录音和混音过程中，使用分频器可以将不同频率范围内的乐器声音分离出来，使得后期处理更加精细和准确。

在电子信号处理中，分频器可以将输入信号分为不同的频带，使得对不同频率范围内的信号进行独立处理。

这种信号分离的方式常用于无线通信系统中，可以实现多频道传输和接收，提高信号传输的可靠性和效率。

此外，在图像处理和视频编码中，分频器也被用于将图像或视频信号按照空间频率分割成多个子带，以便进行压缩和处理。

总之，分频器可以根据输入信号的特性将其分割成多个频带，实现对不同频率范围内信号的独立处理和控制。

这在音频和电子信号处理中具有重要的应用价值，能够提高信号处理的效果和质量。

音乐数控分频器计算
一个分频器设计的参考公式，在实际中，分频器的各元件数值可能与这相比有相当大的不同，这是因为扬声器的阻抗特性并不是线性的，而是随着频率的升高同样也在上升。

而且扬声器的频响特性也并不是完全平直的，在它的频响特性曲线上有许许多多的微小峰谷，这些都给分频器的实际设计带来了非常大的影响，因为众所周知的原因，分频器的理论计算公式是建立在以理想电阻取代扬声器的基础上的。

如果是采用加法计数器来实现分频，预置数为2，即起始计数值=2，那么还有个重要的参数是需要知道的，就是计数器的模。

从左到右，触发器输入输出设为D1、Q1，D2、Q2；D1 = Q2，D2 =（Q1+Q2）' ;Q2n = D2；设初态为Q1 = Q2 = 0；那么就是Q1=0，Q2=0，D1=0，D2=1；第1个脉冲到来后，Q1=0，Q2=1--->D1=1--->D2=0；第2个脉冲到来后，Q1=1，Q2=0--->D1=0--->D2=0；第3个脉冲到来后，Q1=0，
Q2=0--->D1=0--->D2=1；此时就回到了初态，从而进入下一个循环，就是每3个时钟脉冲一个循环；这里Q1、Q2互为反相。

电容C的计算公式：
C=1(2πfR)
式中f是分频频率，R是高音扬声器的阻抗。

分频频率可以选择在2~5kHz左右。

例如分频频率选在4kHz，高音扬声器阻抗为8Ω，则1(2π*4000*8)≈0.000005法拉，换算成微法就是5微法。

注意这是个无极性电容。

电容和电感组成效果更好的二分频器。

分频器的作用
分频器是一种电子设备，用于将输入信号按照一定的频率范围进行分割成不同的频率段，输出到不同的信号路径，实现音频或视频信号的分离和处理。

它主要有以下几个作用：
1. 分频功能：分频器可以将输入信号按照设定的频率范围进行分割，将不同频率的信号分别输出到各个信号路径。

通过设定不同的频率范围，可以实现信号的精确分割和处理，避免频率重叠和干扰。

2. 分离信号：分频器可以将混合在一起的不同频率的信号分离出来，实现对不同频率信号的单独处理。

例如，在音频处理中，可以将低频信号和高频信号分别处理，实现不同的音效效果。

3. 调音控制：分频器可以根据不同的频率范围对信号进行调音控制。

例如，在音频控制中，可以通过调节低频、中频和高频的增益和音色，实现对声音的调节和塑造，使其更加丰富和平衡。

4. 分频器可以实现音频或视频的特定频率域处理。

例如，在音频处理中，可以通过分频器将输入音频信号分割成不同的频带，在每个频带上进行特定的音频处理，如均衡、压缩、延迟等，以实现更精确的音频效果。

5. 分频器还可以用于分频音频或视频信号的录制和放音。

例如，在录音过程中，可以通过分频器将输入信号分割成不同的频带，然后分别录制，以实现对不同频段的音频信号进行独立控制和
处理。

总而言之，分频器是一种常用的音频或视频信号处理设备，具有将输入信号按照一定频率范围进行分割的功能，可以实现信号的分离、调音控制和特定频率域处理等作用，为音频和视频的后期处理提供了强大的工具和手段。

实验一组合电路的设计1. 实验目的：熟悉MAX + plus II 的VHDL 文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

2. 实验内容：设计一个2选1多路选择器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all; entity mux21a isport(a,b,s:in std_logic;y:out std_logic); end entity mux21a; architecture one of mux21a is beginy<=a when s='0' else b ; end architecture one ;4. 仿真波形（如图1-1所示）图1-1 2选1多路选择器仿真波形5. 试验总结：从仿真波形可以看出此2选1多路选择器是当s为低电平时，y输出为b, 当s为高电平时，y输出为a（y<=a when s='0' else b ;），完成2路选择输出。

实验二时序电路的设计1. 实验目的：熟悉MAX + plus II VHDL文本设计过程，学习简单的时序电路设计、仿真和测试。

2. 实验验内容：设计一个锁存器，并进行仿真测试，给出仿真波形。

3. 实验程序如下：library ieee;use ieee.std_logic_1164.all;entity suocun7 isport(clk: in std_logic;en: in std_logic;D: in std_logic_vector(7 downto 0);B:out std_logic_vector(7 downto 0)); end suocun7;architecture one of suocun7 issignal K: std_logic_vector(7 downto 0); beginprocess(clk,en,D)beginif clk'event and clk='1' thenif en ='0'thenK<=D;end if;end if;end process;B<=K;end one;4.仿真波形（如图2-1所示）图2-1 8位锁存器仿真波形5 实验总结：此程序完成的是一个8位锁存器，当时钟上升沿到来（clk'event and clk='1'）、使能端为低电平（en ='0'）时，输出为时钟上升沿时的前一个数，从仿真波形看，实现了此功能。

课程设计任务书学生姓名：专业班级：指导教师：工作单位：信息工程学院题目: 电子琴的设计课程设计目的：《FPGA原理与应用》课程设计的目的是为了让学生熟悉基于VHDL语言进行FPGA开发的全流程，并且利用FPGA设计进行专业课程理论知识的再现，让学生体会EDA技术的强大功能，为今后使用FPGA进行电子设计奠定基础。

课程设计内容和要求设计内容：（1）设计一个八音电子琴。

（2）由键盘输入控制音响，同时可自动演奏乐曲。

（3）用户可以将自己编制的乐曲存入电子琴，演奏时可选择键盘输入乐曲或者已存入的乐曲。

要求每个学生单独完成课程设计内容，并写出课程设计说明书、说明书应该包括所涉及到的理论部分和充足的实验结果，给出程序清单，最后通过课程设计答辩。

时间安排：指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 (1)Abstract (2)1设计意义和要求 (3)1.1设计意义 (3)1.2功能要求 (3)2方案论证及原理分析 (4)2.1实现方案比较 (4)2.2乐曲实现原理 (4)2.3系统组成及工作原理 (6)3系统模块设计 (8)3.1顶层模块的设计 (8)3.2乐曲自动演奏模块的设计 (8)3.3音阶发生器模块的设计 (9)3.4数控分频器模块的设计 (9)4程序设计 (11)4.1VHDL设计语言和ISE环境简介 (11)4.2顶层模块的程序设计 (12)4.3乐曲自动演奏模块的程序设计 (13)4.4音阶发生器模块的程序设计 (13)4.5数控分频模块的程序设计 (14)5设计的仿真与实现 (15)5.1乐曲自动演奏模块仿真 (15)5.2音调发生模块仿真 (18)5.3数控分频模块仿真 (19)5.4电子琴系统的仿真 (20)5.5设计的实现 (22)5.6查看RTL视图 (23)5.7查看综合报告 (25)6心得体会 (31)7参考文献 (32)8附录 (33)摘要随着基于FPGA的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制用计算机等领域的重要性日益突出。

电子科技大学成都学院学院指导教师模值12计数器，分频器设计二、实验目的1、了解二进制计数器的工作原理。

2、时钟在编程过程中的作用。

3、学习数控分频器的设计、分析和测试方法。

4、了解和掌握分频电路实现的方法。

5、掌握EDA技术的层次化设计方法。

三、实验原理（1）二进制计数器中应用最多、功能最全的计数器之一，含异步清零和同步使能的加法计数器的具体工作过程如下：在时钟上升沿的情况下，检测使能端是否允许计数，如果允许计数（定义使能端高电平有效）则开始计数，否则一直检测使能端信号。

在计数过程中再检测复位信号是否有效（低电平有效），当复位信号起作用时，使计数值清零，继续进行检测和计数。

其工作时序如下图所示：（2）数控分频器的功能就是当输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器来设计完成的，方法是将计数溢出位与预置数加载输入信号相接得到。

（1）“模值12计数器的设计”的实验要求完成的任务是在时钟信号的作用下，通过使能端和复位信号来完成加法计数器的计数。

实验中时钟信号使用数字时钟源模块的1HZ信号，用一位拨动开关K1表示使能端信号，用复位开关S1表示复位信号，用LED模块的LED1～LED4来表示计数的二进制结果。

实验L ED 亮表示对应的位为‘1’，LED灭表示对应的位为‘0’。

通过输入不同的值模拟计数器的工作时序，观察计数的结果。

实验箱中的拨动开关、与FPGA 的接口电路，LED 灯与FPGA 的接口电路以及拨动开关、LED 与F PGA 的管脚连接在实验一中都做了详细说明，这里不在赘述。

数字时钟信号模块的电路原理如下图所示，其时钟输出与F PGA 的管脚连接表如下图所示：信号名称对应FPGA 管脚名说明DIGITAL-CLK C13 数字时钟信号送至FPGA 的C13按键开关模块的电路原理如下图所示：按键开关的输出与F PGA 的管脚连接表如下图所示：五、实验步骤（一）模值12计数器的设计1、建立工程文件1）运行QUARTUSII 软件。

文理学院简易电子琴设计专业：自动化学号：2012118064：一天虹影实验目的使用VerilogHDL语言进行前端设计，并使用Quaruts软件在GW48－PK2实验上实现仿真，实现硬件电子琴。

电子琴要求有8个音阶，使用外部时钟信号3MHz，能同步显示音阶。

1、 设计一个简易电子琴。

要求能演奏的音域为D 调的do 到E 调do 。

2、 用GW48－PK2中的8个按键作为琴键。

3、 GW48－PK2中有蜂鸣器。

4、 可以使用GW48－PK2上的12MHz 作为输入时钟信号设计思路通过可编程逻辑器件（PLD ）和VHDL 硬件描述语言来实现电子琴的基本要求。

设计的主体是数控分频器，对输入的频率按照与每个音阶对应的分频系数进行分频，得到各个音阶对应的频率分别在蜂鸣器和数码管上以声音和频率数值的形式作为输出。

设计组成与原理下图为系统的工作原理框图。

分频置 数按 键分 频器12MHZ蜂 鸣 器数码管显示1.音名与频率的关系音乐的12平均率规定：每2个八度音（如简谱中的中音1与高音1）之间的频率相差1倍。

在2个八度音之间，又可分为12个半音。

灵位，音符A（简谱中的低音6）的频率为440HZ，音符B到C之间、Ｅ到Ｆ之间为半音，其余为全音。

由此可以计算出简谱中所有的音符的频率，在这我们只需计算出中音１到高音１的频率即可。

如下所示：表一简谱音名与频率的对应关系由于各音符对应的频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。

若分频器时钟频率过低，则由于分频系数过小，四舍五入取整后的误差较大；若时钟频率过高，虽然误差变小，但分频数将变大。

实际的设计应综合考虑两方面的因素，在尽量减少频率误差的前提下取合适的时钟频率。

本实验要求用12MHZ的时钟脉冲信号，所以不必考虑这方面的因素。

实际上，只要各个音符间的相对频率关系不变，弹奏出来的音调听起来是不会走调的。

2.分频系数与初始值（预置数）本例设计的音乐电子琴选取12MHZ的系统时钟频率。

实验三：PWM信号发生器1.实验目的（1）学习Quartus II 8.0 软件的基本使用方法。

（2）学习GW48-CK EDA实验开发系统的基本使用方法。

（3）学习VHDL程序中数据对象，数据类型，顺序语句和并行语句的综合使用。

2.实验内容设计并调试好一个脉宽数控调制信号发生器，此信号发生器是由两个完全相同的可自加载加法计数器LCNT8组成的，它的信号的高低电平脉宽可分别由两组8位预置数进行控制。

3.实验条件（1）开发软件：Quartus II 8.0。

（2）实验设备：GW48-CK EDA实验开发系统。

（3）拟用芯片：EPM7128S-PL84。

4.实验要求（1）画出系统原理框图，说明系统中各主要组成部分的功能。

（2）编写各个VHDL源程序。

（3）根据系统功能，选好测试用例，画出测试输入信号波形或编好测试文件。

（4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。

（5）记录系统仿真、逻辑综合及硬件验证结果。

（6）记录实验过程中出现的问题及解决办法。

5.实验过程（1）PWM即脉冲宽度调制，就是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。

PWM从处理器到被控制系统信号都是数字式的，无需进行数/模转换。

让信号保持为数字形式可将噪声影响降到最小，因此广泛应用在测量、通信和功率控制与变换的许多领域中。

下图是一种PWM信号发生器的逻辑图，此信号发生器是由两个完全相同的可自加载加法计数器LCNT8组成的，它的输出信号的高、低电平脉宽可分别由两组8位预置数进行控制。

如果将初始值可预置的加法计数器的溢出信号作为本计数器的初始预置值加载信号LD，则可构成计数器初始值自加载方式的加法计数器，从而构成数控分频器。

图中D 触发器的一个重要功能就是均匀输出信号的占空比，提高驱动能力，这对驱动，诸如扬声器或电动机十分重要。

（2）VHDL源程序①8位可自加载加法计数器的源程序LCNT8.VHD--LCNT8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LCNT8 ISPORT(CLK,LD:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;CAO:OUT STD_LOGIC);END ENTITY LCNT8;ARCHITECTURE ART OF LCNT8 ISSIGNAL COUNT:INTEGER RANGE 0 TO 255;BEGINPROCESS(CLK)ISBEGINIF CLK'EVENT AND CLK='1'THENIF LD='1'THEN COUNT<=D;ELSE COUNT<=COUNT+1;END IF;END IF;END PROCESS;PROCESS(COUNT)ISBEGINIF COUNT=255 THEN CAO<='1';ELSE CAO<='0';END IF;END PROCESS;END ARCHITECTURE ART;②PWM信号发生器的源程序PWM.VHD--PWM.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY PWM ISPORT(CLK:IN STD_LOGIC;A,B:IN STD_LOGIC_VECTOR(7 DOWNTO 0);PWM:OUT STD_LOGIC);END ENTITY PWM;ARCHITECTURE ART OF PWM ISCOMPONENT LCNT8 ISPORT(CLK,LD:IN STD_LOGIC;D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CAO:OUT STD_LOGIC);END COMPONENT LCNT8;SIGNAL CAO1,CAO2:STD_LOGIC;SIGNAL LD1,LD2:STD_LOGIC;SIGNAL SPWM:STD_LOGIC;BEGINU1:LCNT8 PORT MAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);U2:LCNT8 PORT MAP(CLK=>CLK,LD=>LD2,D=>B,CAO=>CAO2);PROCESS(CAO1,CAO2)ISBEGINIF CAO1='1'THEN SPWM<='0';ELSIF CAO2'EVENT AND CAO2='1'THEN SPWM<='1';END IF;END PROCESS;LD1<=NOT SPWM;LD2<=SPWM;PWM<=SPWM;END ARCHITECTURE ART;（3）仿真结果验证PWM.VHD的时序仿真结果（4）逻辑综合结果6.实验总结经过本次实验，我学会了Quartus II 8.0 开发系统的基本操作，并对它有了一定的了解和认识。

实验七、分频器电路设计一、实验目的1、学习任意分频器的设计方法；2、学习数控分频器的设计、分析和测试方法。

二、实验要求1、基本要求1、设计一个偶分频器2、设计一个2n分频器3、设计一个奇分频器4、设计一个半整数分频器5、设计一个数控分频器2、扩展要求1、设计一个任意N分频计数器。

N为奇数或偶数2、设计一个硬件电子琴电路三、实验原理1、偶数分频对时钟进行偶数分频，使占空比为50%。

只要使用一个计数器，在计数器的前一半时间使输出为高电平，在计数器的后一半时间使输出为低电平，即可得到偶分频时钟。

2、奇数分频对时钟进行奇数分频，使占空比为50%。

先对输入时钟的上升沿进行计数，让一个内部信号在前一半时间（分频系数除2取整）为高电平，后一半时间为低电平；再对输入时钟的下降沿进行计数，让另一个内部信号在前一半时间为高电平，后一半时间为低电平；然后将这内部两个信号相或后即得到奇数分频时钟。

3、2n分频器用一个M(2M>=f0)位的二进制计数器对输入时钟进行计数。

其第0位为输入时钟的二分频，第1位为输入时钟的四分频，第2位为输入时钟的8分频，依此类推，第n-1位为输入时钟的2n分频。

4、半整数分频器分频系数为N=0.5的整数倍的分频器电路可由一个异或门、一个模N的计数器和一个2分频构成。

通用半整数分频器电路组成如图7-1所示。

图7-1 通用半整数分频器电路框图与原理图5、数控分频器数控分频器的功能就是在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比。

数控分频器一般是用计数值可并行预置的加法计数器完成的，方法是将计数溢出位与预置数加载输入信号相接即可。

四、实验步骤建立一个工程项目，路径如：D:\20050837\seventh ，项目名和顶层实体名为freq_div 。

1、设计一个分频系数可预置的偶分频器（如8分频器），并进行编译仿真。

2、设计一个2n 分频器（如输入频率为1024HZ ，输出频率为256HZ ，64Hz ，4Hz 等），并进行编译仿真。

EDA实验指导（基于DE2-115）信息科学与工程学院电子信息系徐雯娟编著EDA实验指导（基于DE2-115）实验一：一位全加器设计——原理图设计初步以下拟通过1位全加器的设汁，介绍原理图输入的基木设计方法。

软件基于quartus213.0版本。

1位全加器可以用两个半加器及一个或门连接而成，因此需要先完成半加器的设计。

下面将给出使用原理图输入的方法进行底层元件设计和层次化设计的主要步骤。

1.新建工程点击两次“next”后，如下图。

假设本项设计的文件夹取名为adder4,路径为:d：\ex\adder4(建议大家把所有的EDA实验都放在一个文件夹中，如ex，然后为每个实验在这个文件夹中新建一个文件夹，以实验名命名，如adder4)。

选择目标芯片：cycloneIVE系列的EP4CE11529C7,如图：直接next，之后到达完成界面，这里会看见关于整个工程的一些信息，核对一下是否正确，然后点击“finish”。

此时界面上会出现顶层文件名和项目名：2.新建原理图文件原理图编辑输入流程如下：(1)新建原理图文件。

打开QuartusII,选菜单“File”一“New”，在弹出的“New-”对话框中选择“Design Files”的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。

（2）在编辑窗中调入元件，完成半加器的原理图输入。

点击按纽“”或直接双击原理图空白处，从“Symbol”窗中选择需要的符号，或者直接在“name”文本框中键入元件名，如“and2”为2输入与门，点OK按钮，即将元件调入原理图编辑窗中。

例如为了设计半加器，分别调入元件and2，not，xnor和输入输出引脚input和output。

并如图用点击拖动的方法连接好电路。

然后分别在input和output的PIN NAME上双击使其变黑色，再用键盘分别输入各引脚名:a、b,co和s。

分频器的作用分频器（Divider）是一种电路或设备，用于将输入信号的频率降低到所需的较低频率。

分频器常用于各种电子设备和通信系统中，用于频率调制、信号处理和时钟分配等应用。

它能够将高频信号分割成较低频率的多个信号，并且能够根据要求将其相等分割或者按照一定比例分割。

分频器的作用非常重要，它可以帮助我们实现许多电子设备中的基本功能。

以下是分频器的一些常见作用：1. 时钟分配和同步：分频器常用于电子设备中的时钟分配和同步功能。

在计算机和通信系统中，时钟信号非常重要，它用于同步各个部件的操作。

分频器可以将高频的时钟信号分割成较低频率的时钟信号，以满足不同部件的需要，并确保它们的操作同步。

2. 频率调制：在无线通信和广播领域，频率调制是常见的技术。

分频器可以将信号的频率分割成所需的频率范围，并通过调整分频器的分频比例来实现频率调制的功能。

这种技术在调频广播、调制解调器和移动通信等领域得到广泛应用。

3. 信号处理：分频器在信号处理中也扮演着重要的角色。

在音频和视频处理中，需要对信号进行分析、处理和合成。

分频器可以将输入信号分割成多个子频带，然后对每个子频带进行处理，以实现各种音频和视频效果。

4. 时序控制：在数字电子系统中，时序控制是非常重要的。

分频器可以根据设定的分频比例和频率，生成所需的时序信号，以控制各个部件的操作顺序和时序。

这对于数字电子系统的正常运行非常关键，例如CPU的控制和数据传输等。

5. 频率测量：分频器还可以用于频率测量。

通过将待测频率输入到分频器中，并逐渐变化分频比例，可以实现对频率的精确测量。

这对于频率标准的校准和频谱分析等应用非常有用。

总结起来，分频器在各种电子设备中具有重要作用。

它可以用于时钟分配和同步、频率调制、信号处理、时序控制和频率测量等多个方面。

通过分频器的应用，我们可以实现更加灵活和高效的电子系统和通信系统。

同时，分频器的设计和优化也是一个非常重要的研究和开发领域，为我们的技术发展提供了不可或缺的基础。

数控分频器的设计XXX1．实验目的学习数控分频器的设计、分析和测试方法。

2．实验原理数控分频器的功能就是当在输入端给定不同的输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用计数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细的设计程序如下：3．分析根据图中的波形提示，分析例中的各语句的功能设计原理及逻辑功能，详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。

设计原理、系统结构实验程序library ieee;--数控分频器设计文档use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dvf isport ( clk : in std_logic; -- clk 时钟信号输入D : in std_logic_vector(7 downto 0);-- D值用于设置不同的分频值fout : out std_logic );-- 分频后输出的信号end;architecture one of dvf issignal full : std_logic;-- 进位溢出标志，用于进程间信号传递beginp_reg: process(clk) -- 八位加法计数器variable cnt8 : std_logic_vector(7 downto 0); -- 定义内部变量cnt8，用于八进制计数beginif clk'event and clk='1' thenif cnt8="11111111" thencnt8 := D; -- 当CNT8计数满时，输入数据D被同步预置给计数器CNT8 full <='1'; -- 同时使溢出标志信号FULL输出为高电平else cnt8 :=cnt8+1; -- 否则继续作加1计数full <= '0'; -- 且输出溢出标志信号FULL为低电平end if;end if;end process p_reg;p_div: process(full) – D触发器（实现2分频）variable cnt2:std_logic; --定义内部变量cnt2beginif full'event and full='1' thencnt2 := not cnt2; -- 如果溢出标志信号FULL为高电平，D触发器输出取反if cnt2='1' then fout <='1'; else fout <='0'; -- 当cnt2为’1’时，输出高电平，end if; -- 否则为低电平end if;end process p_div;end;系统通过一个八位的加法计数器通过设置不同的起始值，由进位输出产生不同的频率输出。

《电子技术基础Ⅲ》项目设计报告课程名称任课教师设计题目乐曲硬件演奏电路设计班级姓名学号成绩日期一、题目分析1.设计要求利用FPGA，设计一硬件乐曲硬件演奏电路，能够利用硬件电路，自动播放音乐。

2.题目分析乐曲是由一连串的音符组成，而每个音符的发音频率值及其持续时间是乐曲能连续演奏所需的两个基本因素。

所以，设计音乐发生电路，需要得到相应音符的频率值，及其持续时间。

如果能够得到这两个基本元素，利用程序来控制FPGA 某个引脚输出一定频率的矩形波，接上扬声器就能发出相应频率的声音。

所以，获取这两个要素是本实验的关键。

（1）频率值频率的高低决定了音调的高低。

由于乐曲都是由一连串的音符组成，因此按照乐曲的乐谱，依次输出这些音符相对应的频率，就可以在蜂鸣器上连续地发出各个音符的音调。

简谱的音名与频率的关系如下表：表1 简谱中的音名与频率的关系（2）时长这次设计中所演奏的乐曲的最短的音符为四分音符，如果将全音符的持续时间设为1s的话，那么一拍所应该持续的时间为0.25秒，则只需要再提供一个4Hz 的时钟频率即可产生四分音符的时长。

系统工作时就按4Hz的频率依次读取简谱，当系统读到某个音符的简谱时就对应发这个音符的音调，持续时间为0.25秒，如果在曲谱文件中某个音符为三拍音长，只要将该音符连续书写三遍，系统读乐曲文件的时候就会连续读到三次，也就会发三个0.25秒的音长，这时我们听上去就会持续了三拍的时间，这样就可以控制音乐的音长了。

二、设计方案1.顶层实体描述音乐播放器，是能够演奏一曲完整的乐曲，在外部时钟的作用下，产生相应频率的方波信号，即在乐曲中对应相应的音符。

并且信号要持续一定的时间，即对应乐曲中的节拍。

得到了音调和节拍后，就可以组成相应的乐曲了。

2.模块划分采用“自顶向下”的设计方法，将音乐播放器模块主要划分为地址发生模块、数控分频模块、music 模块和预置数模块。

(1)地址发生模块：增地址计数器，用于产生地址数。