北邮考研计算机组成原理专业课试卷5
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研究生入学试卷五
一.填空题(每小题3分,共18分)
1.Cache是一种A.___存储器,是为了解决CPU和主存间速度不匹配而采用的一项重要的硬件技术。
现发展为B.___体系;C.___分设体系。
2.串联堆栈与存储器堆栈的区别是,前者一般不需要A.___,操作时堆栈的顶部保持不动,数据则B.___,而后者采用C.___的方法。
3.CPU从A.___取出一条指令并执行这条指令的时间和称为指令周期,由于各种指令的操作功能不同,各种指令的指令周期是B.___,但在流水CPU中要求做到C.___。
4.当代流行的标准总线内部结构包含数据传送总线,A.___总线,B.___总线,C.___线。
5.每一种外设都是在自己的A.___控制下进行工作,而A则通过B.___和C.___相连,并受C控制。
6.SCSI是A.___I/O接口,IEEE1394是B.___I/O接口,它们是两个最具权威和发展前景的C.___技术。
二.(11分)设有浮点数x=2-5×0.0110011,y=23×(-0.1110010),阶码用4位移码表示,尾数
(含符号位)用8位补码表示。
求[x×y]浮。
要求用补码完成尾数乘法运算,运算结果尾数仍保留8位(含符号位),并用尾数之后的4位值处理舍入操作。
三.(10分)余3码是8421有权码基础上加(0011)后所得的编码(无权码)。
余3码编
码的十进制加法规则如下:两个十进制一位数的余3码相加,如结果无进位,则从和数中减去3(加上1101);如结果有进位,则和数中加上3(加0011),即得和数的余3码。
请设计余3码编码的十进制加法器单元电路。
四.(10分)有一个16K×16位的存储器,由1K×4位的DRAM芯片构成(芯片是64×
64结构)。
问:
(1)共需要多少RAM芯片?
(2)画出存储体的组成框图。
(3)采用异步刷新方式,如单元刷新间隔不超过2ms,则刷新信号周期是多少?
五.(10分)某16位机器所使用的指令格式和寻址方式如下所示,该机有两个20位基址
寄存器,四个16位变址寄存器,十六个16位通用寄存器。
指令汇编格式中的S(源),D(目标)都是通用寄存器,M是主存的一个单元,三种指令的操作码分别是MOV(OP) =(A)H , STA(OP)=(1B)H, LDA(OP)=(3C)H。
MOV是传送指令,STA为写数指令,LDA为读数指令。
15 10 9 8 7 4 3 0
OP 目标源MOV S, D
15 10 9 8 7 4 3 0
OP 基址源变址
位移量STA S, M
15 10 9 8 7 4 3 0
OP 目标
20 位地址LDA S, M
要求(1)分析三种指令的指令格式和寻址方式特点
(2)处理机完成哪一种操作所花时间最短?那一种最长?第二种指令的执行时间有时会等于第三种指令的执行时间吗?
(3)下列情况下每个十六进制指令字分别代表什么操作?其中有编码不正确时,如何改正才能成为合法指令?
① (F0F1)H (3CD2)H ② (2856)H ③ (6FD6)H ④ (1C2)H
六.(11分)如图A5.1所示的处理机逻辑框图中,有两条独立的总线和两个独立的存储器。
已知指令存储器IM最大容量为16384字(字长18位),数据存储器DM最大容量为65536字(字长16位)。
各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令,但图中未标出。
(1)指出下列个寄存器的位数。
程序计数器PC,指令寄存器IR,累加器AC0和AC1,通用寄存器R0—R7,指令存储器地址寄存器IAR,指令存储器数据寄存器IDR,数据存储器地址寄存器DAR,数据存储器数据寄存器DDR
(2) 设机器指令格式为
17 13 12 0
OP X
加法指令可写为“ADD X(R i)” ,其功能是(AC0) + ((R i) + X)→AC1,其中((R i) + X)部分通过寻址方式指向数据存储器DM。
现取R i为R1。
画出ADD指令的指令周期流程图,写明“数据通路”和相应的微操作控制信号。
图A5.1
七.(10分)试推导磁盘存储器读写一块信息所需总时间的公式。
八.(10分)图A5.2是分布式仲裁器的逻辑结构图,请对此图分析说明。
仲 裁
总 线
竞争
图A5.2
九.(10分)某时序产生器的主要逻辑电路如图A5.3所示,φ为脉冲时钟源输出的方波脉冲(频率为10MHz ),C 1—C 4为D 触发器,T 1—T 4为四个输出的节拍脉冲。
(1) 试画出C 4 ,C 1 , C 2 ,C 3各触发器Q 端波形和T 1—T 4的波形(要求两个CPU 周
期,并说明脉冲宽度)。
(2)如果要产生T1—T5五个等间隔的节拍脉冲,问电路如何改进?
研究生入学试卷五答案
一.填空题
1.A.高速缓冲 B.多级cache C.指令cache和数据cache
2.A.堆栈指示器 B.相对于堆栈上下移动 C.堆栈顶部相对数据进行移动
3.A.存储器 B.不相同的 C.一致
4.A.仲裁 B.中断和同步 C.公用
5.A.设备控制器B适配器 C.主机
6.A.并行 B.串行 C.标准接口
二.解:移码采用双符号位,尾数补码采用单符号位,则有
[Mx]补=0.0110011,[My]补=1.0001110,[Ey]补=11 011,[Ey]补=00 011,[Ex]补=00 011, (1) 求阶码和
[Ex+Ey]移=[Ex]移+[Ey]补=00 011 + 00 011 = 00 110, 值为移码形式-2 (2)尾数乘法运算可采用补码阵列乘法器实现,即有
[Mx]补×[My]补= [0.0110011]补×[1.0001110]补
= [1.0011001,10010010]补
(3)规格化处理
乘积的尾数符号位与最高数值位符号相反,已是规格化的数,不需要左规,阶码仍为00110。
(4)舍入处理
尾数为负数,且是双倍字长的乘积,按舍入规则,尾数低位部分的前4位为1001,应作“入”,故尾数为1.0011010。
最终相乘结果为 [x×y]浮= 00 110, 1.0011010;其真值为 x×y= 2-2×(-0.1100110) 三.解:设余三码编码的两个运算数为X i和Y i,第一次用二进制加法求和运算的和数为
S'i,进位为C'i+1;校正后所得的余三码和数为S i,进位为C i+1,则有:
X i=X i3X i2X i1X i0
Y i=Y i3Y i2Y i1Y i0
S'i =S'i3S'i2S'i1S'i0
当C'i+1=1时,S i=S'i+0011
并产生C i+1
当C'i+1=0时,S i=S'i+1101
图A5.3
四.存储器的总容量为16K×16位=256K位,所以用RAM芯片为4K位,故芯片总数为
256K位/4K位= 64片。
(2)由于存储单元数为16K,故地址长度为14位(设A13~A0)。
芯片单元数为1K则
占用地址长度为10位(A9~A0)。
每一组16位(4片),共16组,组与组间译码采
用4:16译码。
组成框图如图A5.4所示。
A9—A0
A13 A12A11 A10
150
图A5.4
(3) 采用异步刷方式,在2ms时间内分散地把芯片64行刷新一遍,故刷新信号的时间
间隔为2ms/64 = 31.25μs,即可取刷新信号周期为30μs
五.解:(1)第一种指令是单字长二地址指令,RR型;第二种指令是双字长二地址指令RS
型,其中S采用基址寻址或变址寻址,R由源寄存器决定;第三种也是双字二地址指令,
RS型,其中R由目标寄存器决定,S由20位地址(直接寻址)决定。
(2)处理器完成第一种指令所花的时间最短,因为是RR型指令,不需要访问存储器。
第二种指令所花的时间最长,因为是RS型指令,需要访问存储器,同时要进行寻址方式的
变换运算(基址或变址),这也要时间。
第二种指令的执行时间不会等于第三种指令,因为
第三种指令虽也访问存储器,但节省了求有效地址运算的时间开销。
(3)根据已知条件:MOV(OP) = 0010101 STA(OP) = 011011 LDA(OP) = 111100,将指
令的十六进制格式转换成二进制代码且比较后可知:
①(F0F1)H(3CD2)H指令代表LDA指令,编码正确,其含义是把主存
(13CD2)H地址单元的内容取至15号寄存器。
②(2856)H代表MOV指令,编码正确,含义是把6号源寄存器的内容传送至5号目
标寄存器。
③ (6FD6)H是单字长指令,一定是MOV指令,但编码错误,可改正为(28D6)H
④(1C2)H是编码错误,可改正为(28C2)H,代表MOV指令。
六.解:(1)PC = 14位IR = 18位AC0 = AC1 = 16位R0~R3 = 16位
LAR = 14位IDR = 18位DAR = 16位DDR = 16位
(2)加法指令“ADD X(Ri)”是一条隐含指令,其中一个操作数来自AC0.另一个操作数在DM中,其地址由通用寄存器的内容(Ri)加上指令格式中的X量值决定。
其指令周期流程图画于图A5.5中,相应的微程序控制符号标在框图外面。
out ,IAR
in
指读IM,IDR in
IDR out ,IR in
1out ,X out ,+ ,AC 1in AC 1out ,DAR in
行读DM,DDR in
AC 0out (BUS 1),+ DDR out (BUS 2), AC 1in
七。
解: 设读写一块信息所需总时间为T ,平均找道时间为t s ,平均等待时间为t e ,读写一块信息的传输时间为,则 T = t s + t e + t m
假设磁盘以每秒r 转速率旋转,每条磁道容量为N 个字,则数据传输率 = rN 个字/秒, 又假设每块的字数为n, 因而一旦读写定位在该块始端,就能在t m ≈(n/rN)秒的时间中传输完毕。
t e 是磁盘旋转半周的时间,t e = (1/2r)秒。
由此可得:
T = t s + (1/2r) + (n/rN) (秒)
八.解:①所有参与本次竞争的各主设备将其竞争号CN 取反后打到AB 线上,以实现“线或”逻辑。
AB 线上低电平表示至少有一个主设备的CN i 为1;AB 线上高电平表示所有主设备的CN i 为0。
②竞争时CN 与AB 逐位比较,从最高位(b 7)至最低位(b 0)以一维菊花链方式进行。
只有上一位竞争得胜者W i+1位为1,且CN i =1,或CN i =0并AB i 为高电平时,才使W i 位为
1。
但W i =0时,将一直向下传递,使其竞争号后面的低位不能送上AB 线。
③竞争不过的设备自动撤除其竞争号。
在竞争期间,由于W 位输入的作用,各设备在其内部的CN 线上保留其竞争号并不破坏AB 线上的信息。
④由于参加竞争的各设备速度不一致,这个比较过程反复(自动)进行,才有最后稳定的结果。
竞争期的时间要足够,保证最慢的设备也能参与竞争。
九.解:(1)图A5.3中的主要电路是一个环形脉冲发生器,它采用循环移位寄存器形式。
当清零信号CLR 使触发器C 4置“1”时,门3打开,第一个正脉冲φ通过门3使触发器C 1~C 3清“0”。
第一个正脉冲下降沿使C 4由1变0,第二个正脉冲上升沿使C 1~C 3变为100,第
三、第四个正脉冲上升沿使C 1~C 3变为110、111,如图A5.6所示。
C 3变1时,其状态反映到C 4的D 端,第四个正脉冲后沿时C 4置1,门3复又打开,第五个正脉冲通过门3又将C 1~C 3清0。
于是下一个循环再度开始。
T 1~T 4是四个等间隔输出节拍脉冲(脉宽100ns ),其译码逻辑表达式为:
T1= C1C2,T2= C2C3 ,T3= C3 ,T4 1
(2)如果要产生五个等间隔节拍脉冲T1~T5,则只需在C3触发器后面加一个触发器C n,由C n的Q端输出连至C4的D端即可。
T1~T5的译码逻辑表达应作适当变化。
12345678910
图A 5.6。