(此文档为word格式，下载后您可任意编辑修改！)摘要随着集成电路已经进入深亚微米时代，版图设计早已成为集成电路产业链中重要的一环。
它不仅是芯片是否能被生成的保证，同时也关系到实际产品的性能是否能满足预期的目标。
因此，同步降压型转换器的版图设计研究具有非常重要的意义。
该芯片是一个高频率，同步整流，降压型开关模式转换器。
具有内置的功率MOS，实现了连续输出2A电流，具有优异的负载和电路调控能力。
在很宽的输入电压范围，该芯片具有同步操作模式，在保证输出电流效率更高的范围内，电流模式能提供快速的瞬态响应和简化环路稳定性。
该芯片具有完整的保护功能，如过电流保护和热关机。
该芯片采用的是节省空间的SOT23-8引脚封装。
关键词：高效率，同步整流，电流模式ABSTRACTWith the integrated circuit times,the layout design important part of the integrated circuit industry chain.It is not only the chip can be generated,but also related to whether the actual product performance can achieve the expected target.Thereforce,it is very important to research layout design of the synchronous and step-down converter.This chip is a , switch-mode converter with built-in power MOSFETs. It offers a very compact solution to achieve a 2A continuous output current with excellent load and line regulation over a wide input supply range. The MP1494 for provides fast transient response and eases loop stabilization.Full protection features include over-current protection and thermal shut down.The MP1494 requires a minimal number of readily-available standard external components,and is available in a space-saving 8-pin package.Key words：Environment）、版图编辑（Virtuoso Layout Editor）等等。
版图编辑（Virtuoso Layout Editor）是版图编辑者最常用的设计工具，下面通过2.1.2 模块流程图来介绍一下版图编辑（Virtuoso Layout Editor）的使用。
2.1.2 cadence操作说明常用的cadence配套文件包含以下三个，如图2-1所示。
cadence为启动cadence ic51的脚本文件（该脚本文件内含启动cadence ic51的快捷方式icfb&，其中&表示cadence ic51以后台运行的方式打开），cds.lib为库管理文件（library manager），.cdsinit为cadence启动文件(可以用来自定义额外加载的东西)。
图2-1 cadence配套文件运行cadence启动脚本文件，cadence ic51启动过程如图2-2所示。
图2-2 cadence ic51启动过程软件启动完成之后，生成如图2-3所示的CDS.log窗口。
位于窗口下方，mouse字样上方的是CIW窗口（Command Interpreter Window），即为命令解释窗，此外cadence软件内嵌的控制窗口，通过此处可以在cadence软件启动之后加载脚本文件等。
图2-3 CDS.log窗口启动cadence软件之后，通过如图2-4所示的操作步骤建立一个新的库，在这个库下完成版图的编辑。
图2-4 建库按图示2-4操作后，会出现NEW Library建立窗口，在左侧Name处填写新建立的Library的名字，在右侧Technology File下方可以选择新建立的库是否需要绑定一个已存在的技术库（an existing techfile）或者绑定一个由Foundry 提供的最为基本的技术文件（a new techfile），甚至也可以只建立一个空库，不需要任何技术支持（Don`t need a techfile）。
一般情况下，如果Foundry提供了完整的PDK，我们则在建库的时候可以选择绑定一个已存在的技术库（an existing techfile），操作如图2-5所示。
图2-5 新建库的设置点击ok后，弹出如图2-6所示窗口，选择本次项目所需技术库“UTC06_BCD_5V_18V_30V_40V”。
再次点击ok之后，一个绑定了技术库的Library就建立好了。
图2-6 选择需要绑定的技术库我们可以在Library Manager窗口通过查看库的基本属性，如建立时间，存在目录的具体位置等等。
我们可以通过这里验证库是否建立正确，在Library Manager中选中库，右击选择Property即可弹出如图2-7所示的属性窗口。
图2-7 库的属性在新建立的库中新建一个view为Virtuoso的Cellview，在此Cellview绘制版图，操作如图2-8所示。
图2-8 新建Cellview2.2 集成电路版图可靠性需要避免的三大效应2.2.1 PAE2.2.1.1 PAE简介芯片中金属线或者多晶硅(polysilicon)等导体，就像是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会产生放电对芯片内部产生破坏，这就是天线效应（PAE）。
IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。
理论上，打入晶圆的离子总的对外电性应该是呈现中性的，也就是说正离子和负离子是成对出现，但在实际中，打入晶圆的离子并不成对，这样，就产生了游离电荷。
另外，离子注入（ion implanting）也可能导致电荷的聚集。
可见，这种由工艺带来的影响我们是无法彻底消除的，但是，这种影响却是可以尽量减小的。
在CMOS工艺中，P型衬底是要接地的，如果这些收集了电荷的导体和衬底间有电气通路的话，那么这些电荷就会跑到衬底上去，将不会造成什么影响；如果这条通路不存在，这些电荷还是要放掉的，那么，在哪放电就会对哪里造成不可挽回的后果，一般来讲，最容易遭到伤害的地方就是栅氧化层。
通常情况下，我们用“天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。
“天线比率”的定义是：构成所谓“天线”的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。
随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大，所以，在0.4umDMSPTMSP以上工艺，我们一般不大会考虑天线效应。
而采用0.4um以下的工艺就不得不考虑这个问题了。
可通过插入二极管（NAC Diode）的方法来解决天线效应，这样当金属收集到电荷以后就通过二极管来放电，避免了对栅极的击穿。
注：DMSP——Double Metal Single PolyTMSP——Three Metal Single Poly2.2.1.2防止PAE的方法1）跳线法。
又分为“向上跳线”和“向下跳线”两种方式。
跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。
这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量，一般情况下在跳线处孔越多越好。
在版图设计中，向上跳线法用的较多，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。
现代的多层金属布线工艺，在低层金属里出现PAE 效应，一般都可采用向上跳线的方法消除。
但当最高层出现天线效应时，采用什么方法呢？这就是下面要介绍的另一种消除天线效应的方法了。
2）添加天线器件，给“天线”加上反偏二极管。
通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。
当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。
3）给所有器件的输入端口都加上保护二极管。
此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是VLSI 设计不允许出现的。
所以这种方法是不合理，也是不可取的。
4）对于上述方法都不能消除的长走线上的PAE，可通过插入缓冲器，切断长线来消除天线效应。
在实际设计中，需要考虑到性能和面积及其它因素的折衷要求，常常将法1、法2 和法4 结合使用来消除天线效应。
2.2.2 Latch_up2.2.2.1 Latch_up简介Latch-up原理分析：CMOS电路中在电源VDD和地线GND之间由于寄生的PNP和NPN相互影响可能会产生的一些低阻抗通路，使VDD和GND之间产生大电流，这就称为闩锁效应（latch_up）。
闩锁效应剖面图与等效电路图如图2-9所示。
随着IC制造工艺的发展，集成度越来越高，产生latch_up的可能性会越来越高。
图2-9 闩锁效应剖面图与等效电路图如图2-10所示，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B反向漏电流构成，电流增益非常小，此时latch up不会产生。
图2-10 不会发生闩锁效应的分析电路图如图2-11所示，当一个BJT集电极电流受外部干扰突然增加到一定值时，会反馈至另外一个BJT，从而使两个BJT因触发而导通，如果整个环路增益大于1，则VDD至GND间形成低阻通路，Latch up由此产生。
