基于VHDL的CRC编解码设计

2007年第4期漳州师范学院学报(自然科学版) No. 4. 2007年（总第58期） Journal of Zhangzhou Normal University（Nat. Sci.）General No. 58 文章编号:1008-7826(2007)04-0051-06并行CRC算法硬件实现研究与VHDL设计王海光(漳州师范学院物理与电子信息工程系, 福建漳州363000)摘要:介绍了循环冗余校验码（CRC）的生成算法，在分析讨论了几种常见CRC算法硬件实现的基础上，以VHDL给出了一种简单通用的CRC并行计算实现方法. 该方法适用于各种不同的CRC生成多项式和各种不同的信息码宽度(如8位、16位、及32位等)，经Altera公司的EDA开发工具软件QuartusII6.0编译、综合、优化、适配和仿真，得相关的时序仿真波形图、RTL图和占用硬件资源报告. 分析各种数据报告可知设计意图得到了有效的贯彻. 该设计最终还以杭州康芯公司GW48系列的SOPC/EDA实验开发系统所带的Cyclone系列中的EP1C12Q240C8芯片为硬件载体，经下载测试证实了设计的可靠性.关键词: CRC ; 并行算法 ; 硬件实现 ; VHDL中图分类号：TN941. 1文献标识码： A1 引言信息在传递过程中，可能因某种原因使传输的数据发生错误. 为减少和避免这类错误的发生，除提高硬件的可靠性外，在数据的编码上也应提供检错和纠错的支持. 具体做法是：在要传送的数据代码中加入若干个校验位，使之在传送过程中若发生错误则会生成非法代码而被发现，甚至能根据非法代码确定错误的位置而给予纠正，这种具有检错或纠错能力的编码即校验码，其中只能发现错误而不能纠正错误的编码为检错码，既能发现错误又能纠正错误的编码为纠错码.常见的校验码有奇偶校验码、海明校验码和循环冗余校验CRC（Cyclic Redundancy Check）码，它们都是将被校验的数据代码按k位一组分组，每组添加r个校验位，形成n位一组的代码，故又称为（n,k）分组校验码. 传送时校验位和数据位被一起发出，若传送过程没发生错误，则接收方剔除校验位保留数据位，否则经校验给予纠正（对纠错码）或要求重发（对检错码）. 其中CRC码既可检错又可纠错（与生成多项式的选取有关），是以数据块为对象进行校验的一种高效、可靠的检错和纠错方法，由于它的编解码简单、纠错能力强且误判概率很低, 因而在工业测控及通信系统中得到了广泛的应用.2 CRC生成算法2.1 CRC码M′的生成过程设待校验的信息码M有k位：M =（m k – 1，m k – 2，…，m1，m0），可用多项式M(x)表示为：M(x) = m k - 1X k - 1 + … + m1X1 + m0 (1)若采用的生成多项式G(x)的最高次幂为r：G(x) = g r X r+g r-1X r-1+…+g1X1+g0，则式(1)两端乘X r得：X r M (x) = m k - 1 X r + k - 1 + m k - 2 X r + k - 2 + … + m1 X r + 1 +m0 X r(2)设X r M (x)模-2除以G(x)得到的商多项式为Q(x)，余数多项式为R(x)(以下讨论均按此约定)，即：X r M (x) = Q(x) G(x) + R(x)由于模-2运算中加减运算的等效性，上式等效为：收稿日期:2007-06-22作者简介: 王海光(1967-), 男, 福建省龙岩市人,副教授.52 漳州师范学院学报（自然科学版） 2007年X r M (x) + R(x) = Q(x) G(x) (3)其中余数多项式R ( x) 可表示为：R(x) = r r - 1 x r - 1 + r r - 2 x r - 2 + … + r1 X1 + r0(4)将式(2)和式(4)代入式(3) ，得：Q(x) G(x) = X r M(x) + R(x) = m k - 1 X r + k - 1 + … + m0 X r+ r r - 1 X r - 1 + … + r1 X1 + r0 (5)式(5)所对应的码组M′为k+ r位，即：M′= ( m k – 1，m k – 2，…，m1，m0，r r – 1，r r – 2，…，r1，r0) (6)从信息码M到M′的变换过程就是CRC码的生成过程，其中的r r – 1，r r– 2，…，r1，r0即为校验位. 由式(3)可知，若信息码在发送、传输及接收过程中没发生错误，则在接收端将收到的k + r位CRC码M′除以相同的生成多项式G( x)所产生的余数必然为零，否则就可知道在通信过程中产生了误码[1].2.2 生成多项式G(x)的确定CRC码是由生成多项式G(x)按上述算法生成的，但G(x)的选择并不是随意的. 为使生成的CRC码具备预期的检错纠错功能，G(x)的选择应使生成的每一个CRC码在任何一位出错时余数都不为零，在不同位出错时余数都不同，在对余数补0后继续做除法时余数是循环的[2]. 为此，对一个码长为n、有k个信息元的(n，k)循环码，其生成多项式G(x)必须是一个最高位和常数项均为1的r=n-k次多项式，且是x n+1的一个因式. 该循环码中的其他码多项式都是G(x)的倍式[3]. 故确定G(x)时，可先对x n+1进行因式分解，再从中找到它的r 次因式. 为便于阐明，这里以(7，3)循环码为例，说明找出G(x)的办法：根据模-2运算法则，对x7+1进行因式分解可得：x7+l=(x+1)(x3+x2+1)(x3+x+1)从分解的因式中找到r=7-3=4次的因子. 这样的因子有x4+x2+x+1和x4+x3+x2+1，两式都可作为生成多项式用. 当然，选用的生成多项式不同，不仅产生出的循环码码组不同[3]，CRC码的校验能力也不同. 目前较常用的生成多项式举例如下(其中x值等于2) :(1) CRC-9，G(x) = x9 + x6 + x5 + x4 + x3 + 1, R(x)由9 位组成.(2) CRC-12，G(x) = x12 + x11 + x3 + x2 + 1， R(x)由12 位组成.(3) CRC-16，G(x) = x16 + x15 + x2 + 1，R(x)由16 位组成.(4) CRC-CCITT ,G(x) = x16 + x12 + x5 + 1，R(x)由16 位组成.(5) CRC-32，G(x) = x32 + x26 + x23 + x22 + x16 +x12 + x11 + x10 + x8 + x7 + x5 + x4 + x2 + x + 1，R(x)由32 位组成[4].3 对常见的CRC算法硬件实现的分析研究CRC码的产生和校验既可用软件实现，也可用硬件实现，较经典的硬件实现算法有移位算法、查表算法和近年出现的一种多数人称之为公式法的实现算法.3.1 移位算法该算法的实现主要由一个r位的Array移位寄存器和一些可控异或单元组成，其硬件实现示意框图如图1所示图中由R0、R1、…R r-1构成的CRC寄存器是一个r位移位寄存器组，用来存储r位的CRC校验码R(x).运算控制开关g1、g2、…g r-1的位置与第4期 王海光: 并行CRC 算法硬件实现研究与VHDL 设计 53生成多项式G(x)的系数相关，对应系数1的开关接通反馈支路（上端），否则接地（右侧）. 编、解码前清零CRC 寄存器，在时钟驱动下，待校验的信息码M(x)经运算处理逐位移入CRC 寄存器中，当信息码全部输入之后，CRC 寄存器中存放的值即为生成的CRC 码. 由式(6)知，只须输出开关C 开始接下端，在时钟驱动下逐位输出待校验的k 位信息码M(x)，然后改接上端，再逐位将CRC 寄存器中的校验码R(x)输出即可. 该算法原理简单，易于硬件实现，但是效率较低，主要用于串行通信中，不适合高速通信的场合. 3.2 查表算法该算法事先把待校验的信息码M(x)的所有CRC 码全部计算出来，放在一个表里，编码时只要根据M(x)从表中找出对应的值进行处理即可. 其硬件实现示意框图如图2所示.编码解码前清零CRC 寄存器. 编码时待信息码M(x)输入结束，CRC 寄存器的值即为校验码R(x)；解码校验时待传送码M(x)输入结束时，若CRC 寄存器中的值为零，则表明传输无误. 该算法执行速度快，适合于高速通信场合，但由于需要大容量的存储表，花费的硬件资源较移位算法要大得多[5]. 3.3 公式法公式法与查表算法一样，也是以字节数据为输入，采用递推算法，不同之处在于公式法使用公式实时计算CRC 码，从而省去了查找表[5]，不仅节省了硬件存储资源，还能进一步提高系统的运行速度[1]. 由于公式法的推算过程繁琐冗长，文献[1]、文献[5]和文献[6]均给出了详尽的推导过程，限于篇幅，此处不再赘述.随着软、硬件技术的不断发展，传统的CRC 算法被不断地改进完善，新的算法不断被提出. 从本质上说，前边谈到的移位算法即是串行算法，比如文献[6]干脆称之为比特流算法，而后边所说的查表算法和公式法则为并行算法[7]，比如在文献[6]中把公式法的推导过程归在并行算法推导的段落中. 串行算法虽然速度较慢，效率不高，但算法原理简单明了，易于硬件实现，加上串行通信领域的不可替代，于是有了存在的理由. 并行算法的突出优势在速度快，当然它也为此付出了代价——花费的硬件资源量较大. 公式法的出现，则不仅进一步加大了并行算法高速的优势，还明显地降低了硬件的开销，因此可以认为是前景较好的一种实现算法.考虑到并行算法的电路实现的本质是以组合逻辑完成信号的处理过程：对于前边谈到的查表算法，是以硬件资源为代价，不予逻辑化简的实现方法，如同用ROM 实现组合逻辑功能. 对于后来提出的公式算法，则大幅度地削减了硬件逻辑资源的闲置占用，故而不仅能明显降低成本还能有效地提高运算的速度，但其采用的递推算法却不能确保实现逻辑的最简，因而在顾及减轻设计运算量的同时也付出了一定的硬件代价. 此外公式算法还存在须针对大小不同的数据块、选取生成多项式的不同具体推算出相关的硬件实现电路的不足. 因此本人认为借助EDA 工具强大的综合、优化功能，利用VHDL 进行算法建模从而实现设计应是一种较好的解决办法，且VHDL 所提供的类属参量又能为针对大小不同的数据块、选取生成多项式的不同提供了一种极其便利的解决方案. 虽然早有不少人采用各种PLD 实现了其特定需要的各种CRC 编、解码器，但不是针对以上目标开展的研究，所生成的核心部件未必是组合逻辑，难保算法的并行性，为此特针对并行编码运算的核心功能部分进行了以下的试验.4 并行算法的VHDL 实现为使（n ，k ）码能具体指出数据在传输中出错的位，数据位数k 和校验位数r 之间应满足海明不等式：k+r ≤2r -1. 为简明起见，这里假设欲传送的数据代码M(x)按4位一组分组（即k=4），则r ≥3，若选定生图2 查表算法实现框图54 漳州师范学院学报（自然科学版） 2007年成多项式G(x)=x3+x2+1则可得采用并行算法求R(x)的VHDL程序如下：library ieee;use ieee.std_logic_1164.all;entity crc_jym1 isg eneric(m_wide: integer:= 3;r_wide: integer:= 2);p ort (m_in : in std_logic_vector(m_wide downto 0);r_out: out std_logic_vector(r_wide downto 0));end crc_jym1;architecture a of crc_jym1 isc onstant crc_wide : integer:= m_wide+r_wide+1;c onstant g_wide : integer:= r_wide+1;s ignal mm : std_logic_vector(crc_wide downto 0);c onstant g : std_logic_vector(g_wide downto 0):="1101";beginp rocess(m_in)variable d: std_logic_vector(g_wide downto 0);variable r: std_logic_vector(r_wide downto 0);b eginr :=（others =>'0'）;mm<=m_in&r;d :=mm(crc_wide downto (crc_wide-g_wide));for i in (crc_wide-g_wide-1) downto 0 loopif d(g_wide)='0' then0);downtor:=d(r_wideelsefor j in r_wide downto 0 loopr(j):=d(j)g(j);xorloop;endend if;d:=r&mm(i);end loop;if d(g_wide)='0' thenr:=d(r_wide downto 0);elsefor j in r_wide downto 0 loopr(j):=d(j) xor g(j);loop;endend if;r_out<=r;第4期 王海光: 并行CRC 算法硬件实现研究与VHDL 设计 55e nd process; end a; 几点说明：1．程序中定义的两个类属参量m_wide 和r_wide 为所说明的环境提供了一个方便快捷的静态信息通道，以利应对大小不同的数据块和选取生成多项式不同的各种使用场合. 根据海明不等式的要求，在设定具体参数值时应满足m_wide+r_wide ≤2r_wide+1-3.2．为确保生成的硬件执行并行的算法思想，本应把信号mm 也置入进程的信号敏感表中，由于m_in 已设为敏感量，且 mm<=m_in&r ，故不影响进程性质.3．由于进程变量仅在进程第一次被激活时才初始化，当进程被挂起或重新激活时，将维持原值，故变量r 应在每次运算时重新清零. 这里采用others =>'0'的清零形式以便r_wide 参量的灵活使用.4．在进程结束前对输出信号赋值以确保电路的组合特征，避免生成时序电路.5 结果测试分析5.1 时序仿真波形图本仿真采用Altera 公司的EDA 工具软件Quartus II 6.0内带的波形仿真器，适配器件采用Cyclone 系列的EPIC12Q240C8. 时序仿真结果如下图3：图3 时序仿真波形图由图3所示的时序仿真波形可知：对输入的有效16进制数据“A ”、“B ”、“C ”、“D ”和“E ”，生成的校验码分别是16进制数“1”、“4”、“5”、“0”和“2”，与CRC 算法预期的结果完全相同. 5.2 综合结果的RTL 原理图打开RTL 观察器可看到如图4所示的生成硬件的RTL 原理图（在优化技术取向速度的情况下生成的）. 由图4可见生成的CRC 码发生器是一个典型的由数据选择器构成的组合逻辑电路，输入输出信号之间与公式算法一样是一种实时的对应关系，实现的是一种并行的算法关系，其工作速度的快慢完全取决于所选定的FPGA 芯片的速度等级.表1 当k=4、r=3 G(x)=x 3+x 2+1时的资源使用情况 表2 当k=12、r=5 G(x)=x 5+ x 4+x 2+1时的资源使用情况图4 生成硬件的RTL原理图56 漳州师范学院学报（自然科学版） 2007年5.3 资源使用情况在优化技术取向速度的情况下的资源使用情况如表1所示：为考察当运算数据块加大时硬件开销变化的情况，改取k=12（即数据代码M(x)按12位一组分组），选定生成多项式G(x)=x5+ x4+x2+1，经编译综合，在优化技术依然取向速度的情况下，报告显示的资源使用情况如表2所示. 由表可知：即使采用拼硬件换速度的模式下的优化效果也还令人满意，设计结果占用的硬件资源是很少的.该设计最终以杭州康芯公司GW48系列SOPC/EDA实验开发系统所带的Cyclone系列中的EP1C12Q240C8器件为硬件载体，经下载测试进一步证实了设计运行的可靠性.6 结束语借助EDA工具强大的综合、优化功能，仔细运用VHDL的特点进行并行CRC算法建模从而实现的设计，不仅具备采用公式法设计所具有的优点，还能很好地适用于各种数据块大小不同、生成多项式选取不同的CRC编、解码运用场合，明显减轻设计开发工作量，大幅缩短产品的研发周期。

毕业设计报告（论文）报告（论文）题目：基于VHDL的循环码编译码器的设计作者所在系部：电子工程系作者所在专业：通信工程作者所在班级： B08232作者姓名：作者学号：指导教师姓名：完成时间： 2012年 6月15日北华航天工业学院教务处制本科生毕业设计（论文）原创性及知识产权声明本人郑重声明：所呈交的毕业设计（论文）基于VHDL的循环码编译码器的设计是本人在指导教师的指导下，独立进行研究工作取得的成果。

除文中已经注明引用的内容外，本设计（论文）不含任何其他个人或集体已经发表或撰写过的作品或成果。

对本设计（论文）的研究做出重要贡献的个人和集体，均已在文中以明确方式标明。

因本毕业设计（论文）引起的法律结果完全由本人承担。

本毕业设计（论文）成果归北华航天工业学院所有。

本人遵循北华航天工业学院有关毕业设计（论文）的相关规定，提交毕业设计（论文）的印刷本和电子版本。

本人同意北华航天工业学院有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；可以采用影印、缩印、数字化或其它复制手段保存论文；在不以营利为目的的前提下，可以公布非涉密毕业设计（论文）的部分或全部内容。

特此声明毕业设计（论文）作者：指导教师：年月日年月日摘要在本次设计中，使用Quartus II 7.0为系统开发平台，硬件描述语言VHDL为主要设计手段，以可编程逻辑器件为实现载体，设计方案中，从循环码编译码的原理出发，论证了BCH码编译码系统的设计方案，并利用VHDL语言加以实现。

所设计的系统可以完成BCH码编码以及两位错码的纠错译码。

依据设计方案和设计平台完成了程序编写和程序调试，通过运行程序及时序波形的仿真有效验证了设计的正确性，初步实现了设计目标。

关键词 VHDL BCH码编码器译码器AbstractThis design takes the Quartus II 7.0 as the system development platform, and takes hardware description language VHDL as the main design means. It also uses programmable logic devices for the realization of the carrier。

(7,4)汉明码编解码器的设计序言VHDL语言具有功能强大的语言结构，可用明确的代码描述复杂的控制逻辑设计，并且具有多层次的设计描述功能，支持设计库和可重复使用的元件的生成。

近几十年来，EDA技术获得了飞速发展。

它以计算机为平台，根据硬件描述语言VHDL，自动地完成逻辑编译、化简分割、综合及优化，布局布线，仿真直至对特定目标芯片的适配编译，逻辑映射和编程下载等工作。

以自顶向下的设计方法，使硬件设计软件化，摆脱了传统手工设计的众多缺点。

随着EDA技术的深入发展基于硬件描述语言的方法将有取代传统手工设计方法的趋势。

EDA ( Elect ronics Design Automation) 技术是随着集成电路和计算机技术飞速发展应运而生的一种高级、快速、有效的电子设计自动化工具。

目前，VHDL语言已经成为EDA的关键技术之一，VHDL 是一种全方位的硬件描述语言,具有极强的描述能力,能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计,支持结构、数据流、行为三种描述形式的混合描述,覆盖面广,抽象能力强,因此在实际应用中越来越广泛。

汉明码是在原编码的基础上附加一部分代码，使其满足纠错码的条件。

它属于线性分组码，由于汉明码的抗干扰能力较强，至今仍是应用比较广泛的一类码。

本文用VHDL语言实现了（7，4）汉明码的编码和译码，并通过实例来说明利用VHDL语言实现数字系统的过程。

在介绍（7，4）汉明码编码和译码原理的基础上,设计出了（7，4）汉明码的编码器和译码器，写出了基于VHDL实现的源程序,并通过QUARTUSⅡ软件进行仿真验证。

第1章QuartusⅡ与VHDL简介1.1 QuartusⅡ软件简介QuartusⅡ是Altera公司推出的CPLD/FPGA的开发工具，QuartusⅡ提供了完全集成且与电路结构无关的开发环境，具有数字逻辑设计的全部特性。

?/P>Quartus Ⅱ设计软件提供完整的多平台设计环境，可以很轻松地满足特定设计的需要。

CRC算法原理及其Verilog实现⼀．CRC简介CRC校验是⼀种在数据通信系统和其它串⾏传输系统中⼴泛使⽤的错误检测⼿段。

通⽤的CRC标准有CRC-8、CRC-16、CRC-32、CRC-CCIT，其中在⽹络通信系统中应⽤最⼴泛的是CRC-32标准。

本⽂将以CRC-32为例，说明CRC编码的实现⽅式以及如何⽤verilog语⾔对CRC编码进⾏描述。

⼆．模2运算在说明CRC编码⽅式之前，⾸先介绍⼀下模2运算法则，在CRC运算过程中会使⽤到模2除法运算。

模2运算是⼀种⼆进制运算法则，与四则运算相同，模2运算也包括模2加、模2减、模2乘、模2除四种运算。

模2运算⽤“+”表⽰加法运算，⽤“-”、“×”或“.”、“/”分别表⽰减法、乘法和除法运算。

与普通四则运算法则不同的是，模2加法是不带进位的⼆进制加法运算，模2减法是不带借位的⼆进制减法运算。

同时，模2乘法在累加中间结果时采⽤的是模2加法运算；模2除法求商过程中余数减除数采⽤的是模2减法运算。

因此，两个⼆进制数进⾏模2加减法运算时，相当于两个⼆进制数进⾏按位异或运算，每⼀位的结果只与两个数的当前位有关。

模2除法在确定商时，与普通⼆进制除法也略有区别。

普通⼆进制除法中，当余数⼩于除数时，当前位的商为0，当余数⼤于等于除数时，当前位的商为1。

模2除法在确定当前位的商时，只关⼼余数的⾸位，⾸位为1则商为1，⾸位为0则商为0。

1.模2加法的定义：0+0=0，0+1=1，1+0=1，1+1=0。

举例如下：1010+0110=1100。

2.模2减法的定义：0-0=0，0-1=1，1-0=1，1-1=0。

举例如下：1010-0110=1100。

3.模2乘法的定义：0×0=0，0×1=0，1×0=0，1×1=1。

举例如下：1011×101=100111列竖式计算：1011× 101——————101100001011——————100111其中横线之间的累加过程，采⽤的是2进制加法，不进位。

Verilog语⾔实现并⾏（循环冗余码）CRC校验1 前⾔（1）什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常⽤的⼀种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。

循环冗余检查（CRC）是⼀种数据传输检错功能，对数据进⾏多项式计算，并将得到的结果附在帧的后⾯，接收设备也执⾏类似的算法，以保证数据传输的正确性和完整性。

LFSR计算CRC，可以⽤多项式G（x）表⽰，G(x) = X16+X12+X5+1模型可如下图所⽰。

（2）校验原理其根本思想就是先在要发送的帧后⾯附加⼀个数（这个就是⽤来校验的校验码，但要注意，这⾥的数也是⼆进制序列的，下同），⽣成⼀个新帧发送给接收端。

当然，这个附加的数不是随意的，它要使所⽣成的新帧能与发送端和接收端共同选定的某个特定数整除（注意，这⾥不是直接采⽤⼆进制除法，⽽是采⽤⼀种称之为“模2除法”）。

到达接收端后，再把接收到的新帧除以（同样采⽤“模2除法”）这个选定的除数。

因为在发送端发送数据帧之前就已通过附加⼀个数，做了“去余”处理（也就已经能整除了），所以结果应该是没有余数。

如果有余数，则表明该帧在传输过程中出现了差错。

要校验的数据加上此数据计算出来的crc组成新的数据帧，如下图所⽰。

模2除法：模2除法与算术除法类似，但每⼀位除的结果不影响其它位，即不向上⼀位借位，所以实际上就是异或。

在循环冗余校验码（CRC）的计算中有应⽤到模2除法。

（3）步骤CRC校验中有两个关键点，⼀是预先确定⼀个发送送端和接收端都⽤来作为除数的⼆进制⽐特串（或多项式），可以随机选择，也可以使⽤国际标准，但是最⾼位和最低位必须为1；⼆是把原始帧与上⾯计算出的除数进⾏模2除法运算，计算出CRC码。

1. 选择合适的除数2. 看选定除数的⼆进制位数，然后再要发送的数据帧上⾯加上这个位数-1位的0，然后⽤新⽣成的帧以模2除法的⽅式除上⾯的除数，得到的余数就是该帧的CRC校验码。

循环冗余码校验及VHDL 实现摘 要 在数据通信系统中，为确保数据传输的正确，通常都有差错检测控制机制。

循环冗余校验CRC(Cyclic Redundancy Check) 由于编码简单得到了广泛应用。

介绍了CRC 算法原理，详细分析了CRC 码的检错原理，推导了CRC 的编码与译码过程，并给出了实现CRC 的逻辑原理图和VHDL 设计及仿真结果。

关键词 检错 循环冗余校验 VHDL 设计1 数据通信中的差错检测数据通信是依照一定的协议，利用数据传输技术在两个终端之间传递数据信息的一 种通信方式。

数据通信中传递的信息均以二进制数据形式来表现。

因此数据通信中可以通过一定的算法检测在传输过程中是否发生差错，以保证传递数据的完整性。

常用的检测技术有奇偶校验(Parity Check)，和校验(Sum Check)和循环冗余码校验(Cyclic Redundancy Check ，以下简称CRC)。

它们都是发送端对消息按照某种算法计算出校验码，然后将校验码和消息一起发送到接收端。

接收端对接收到的消息按照相同算法得出校验码，再与接收到的校验码比较，以判断接收到消息是否正确。

奇偶校验只需要1位校验码，其计算方法也很简单。

以奇检验为例，发送端只需要对所有消息位进行异或运算，得出的值如果是0（即所有消息位共有偶数个1），则校验码为1，否则为0。

接收端可以对消息进行相同计算，然后比较校验码。

也可以对消息连同校验码一起计算，若值是0则有差错，否则校验通过。

奇偶校验可以检测出任何奇数个位的差错。

和校验是将传输的消息当成若干个8位(或16、32位)的整数序列，将这些整数加起来而得出校验码，该校验码也叫校验和。

接收端将自己计算的校验和与收到的校验和进行比较，若一致则校验通过。

显然，奇偶校验与和校验都有明显的不足。

奇偶校验不能检测出偶数个位的差错。

对于和校验，如果若干个整数序列中有两个错，一个增加了一定的值，另一个刚好减小了相同的值，则这种差错就检测不出来。

CRC_VHDL_Summary1.CRC VHDL code and testbench;1.1 architecture of CRC_5(110101)Figure. 1. P(x)=X5+X4+X2+1 (i.e. 110101)1.2 CRC_5 Component--**************************************************--CRC生成多项式为P(x)= X5+X4+X2+1(即110101)--**************************************************library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--**************************************************entity crc_5 isport(rst : in std_logic;clk : in std_logic;din : in std_logic;crc_en: in std_logic; --其高电平要一直持续到din输入完毕; 在crc_en信号由低变高后，din刚开始输入的“0”值都不会影响寄存器的输出（因为寄存器的初始值全为零，而两个零之间的异或运算还是零）；一直到din的输入变为“1”值，此后，din输入的“0”和“1”值都会影响寄存器的输出。

dout : out std_logic);end crc_5;--**************************************************architecture a of crc_5 issignal shift_reg : std_logic_vector(4 downto 0);beginprocess(rst,clk)beginif(rst='1') thenshift_reg<=(others=>'0');elsif clk'event and clk='1' thenif crc_en='1' thenshift_reg(0)<=shift_reg(4) xor din;shift_reg(1)<=shift_reg(0);shift_reg(2)<=shift_reg(4) xor din xor shift_reg(1);shift_reg(3)<=shift_reg(2);shift_reg(4)<=shift_reg(4) xor din xor shift_reg(3);elseshift_reg<=shift_reg(3 downto 0)&'0';dout<=shift_reg(4);end if;end if;end process;end a;--**************************************************1.3 CRC_5 Testbench----------------------------------------testbench.vhd------------------------------------------------------------- library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity testbench isend testbench;architecture mtest of testbench iscomponent crc_5 isport(rst : in std_logic;clk : in std_logic;din : in std_logic;crc_en: in std_logic; --其高电平要一直持续到din输入完毕dout : out std_logic_vector(4 downto 0));end component;signal rst :std_logic;signal clk :std_logic:='0';signal din :std_logic;signal crc_en:std_logic; --其高电平要一直持续到din输入完毕signal dout :std_logic_vector(4 downto 0);constant clkpd:time:=20 ns;beginclk<=not clk after clkpd/2;crc_5_0:crc_5 port map(rst=>rst,clk=>clk, din=>din,crc_en=>crc_en,dout=>dout);processbeginrst<='1';din<='0';crc_en<='0';wait for 40 ns;rst<='0';wait for 30 ns;crc_en<='1';wait for 30 ns;din<='1';wait for 40 ns;din<='0';wait for 40 ns;din<='1';wait for 40 ns;crc_en<='0';wait;end process;end mtest;1.4 CRC_5 Test ResultsThe input data is “110011”, the final result is “10100”;2.New architecture of CRC [1]Figure 2. Architecture 1 of CRCFigure 3. Architecture 2 of CRC 3.Parallel CRC ArchitectureParallelFigure 1. General Parallel CRC Architecture3.1LFSR Architecture 1 and its corresponding coefficient matrix F 3.1.1 Architecture of LFSR 1ParallelFigure 2. Serial CRC Architecture 图中，红色的线代表有效的数据传输通道。

第一章绪论1.1 研究背景及意义在当今信息社会，单片机在计算机的网络通讯与数据传输、工业自动化过程的实时控制和数据处理等都有广泛的应用，它已经渗透到人们生产生活的各个领域。

而利用单片机进行数据通讯的控制应用得越来越广泛。

于此同时，人们对信息传递的要求逐渐提高，使得通信传输过程中，可靠性和有效性这对矛盾日益凸显。

随着对有效性不断提高，每个码元所占的时间越来越短，由于传输距离、现场状况等诸多因素的影响 ,设备(通常为嵌入单片机 )之间的通讯数据常会发生无法预测的错误。

为了防止错误所带来的影响 ,在数据的接收端必须保证其可靠性。

但由于数据在一个有干扰的环境中进行传输，任何数据中的任何信息包括确认信息都是不可靠的。

这里举一个红军和蓝军通信联合进攻山下的敌军的经典案例：第一天红军发了条信息要蓝军第二天一起进攻，蓝军收到之后，发一条确认信息，但是蓝军担心的是“确认信息”如果也不可靠而没有成功到达红军那里，那自己不是很危险？于是红军再发一条“对确认的确认信息”，但同样的问题还是不能解决，红军仍然不敢贸然行动。

对通信的可靠性检查就需要“校验”，校验是从数据本身进行检查，它依靠某种数学上约定的形式进行检查，校验的结果是可靠或不可靠，如果可靠就对数据进行处理，如果不可靠，就丢弃重发或者进行修复。

数据在向单片机或其它设备进行输入时，容易产生输入错误，为了减少输入错误，编码专家发明了各种校验检错方法，并依据这些方法设置了校验码。

凡设有校验码的信息码，是由本体码与校验码两部分组成（如组织机构代码），本体码是表示编码对象的号码，校验码则是附加在本体码后边，用来校验本体码在输入过程中准确性的号码。

每一个本体码只能有一个校验码，校验码通过规定的数学关系得到。

校验码的校验原理是：系统内部预先设置根据校验方法所导出的校验公式编制成的校验程序，当带有校验码的代码输入系统时，系统利用校验程序对输入的本体码进行运算得出校验结果之后，再将校验结果与输入代码的校验码进行对比来检测输入的正确与否。

用VHDL 设计CRC 发生器和校验器□井海明,高占凤(石家庄铁道学院,河北石家庄050043)摘　要:用VH D L 设计了一个在数字传输中常用的校验、纠错模块———循环冗余校验CRC 模块,完成数据传输中的差错控制。

通过时序仿真波形可看出,当输入12位信息位时,通过CRC 发生器和校验器,可得到准确的输出。

关键词:VH D L ;数字传输;差错控制;CRC 中图分类号:T N941.1 文献标识码:B 文章编号:1007-7022(2004)03-0060-02The Design of G enerator and Checker of CRC using VH DL□J I NG Hai 2ming ,G AO Zhan 2feng(Shijiazhuang Railway Institute ,Hebei Shijiazhuang 050043,China )Abstract :We design the checking and correcting m odule which is used frequently in digital transmission ,namely ,CRC m odule.It aims at accom plishing the error control from the simulation waveform ,when inputing 12effective information ,we can achieve exact output.K ey w ords :VH D L ;digital transmission ;error control ;CRC1　CRC 原理简介数字通信要求传输过程中所造成的数码差错足够低。

引起传输差错的根本原因是信道内存在噪声及信道传输特性不理想造成的码间串扰,为了减少误码率,必须进行差错检验,通常采用奇偶校验码、循环冗余等抗干扰编码来进行差错控制,如发现错误,请求重发,直到接到正确的码字为止。

数字电路课程设计题目CRC校验班级实验二班学号姓名时间第十五、十六周地点科A-304指导陈学英李尚泽【摘要】：根据CRC校验原理，在发送端对原始数据生成CRC校验位，并按照RS-232的传输协议组帧，在接收端对RS-232传输帧格式进行解析，并完成CRC校验。

整个过程在Modelsim上仿真实现。

【目录】：第一章、实验任务及原理第二章、设计思路方法及方案第三章、FPGA模块程序设计与仿真第四章、结束语【正文】【第一章】：实验任务及原理、任务指标、功能需求、原理阐述任务：发送端对原始数据生成CRC 校验位，并按照RS-232的传输协议组帧，在接收端对RS-232传输帧格式进行解析，并完成CRC 校验。

整个过程在Modelsim 上仿真实现。

CRC 校验原理：生成CRC 校验码的基本原理：任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’或‘1’的多项式一一对应，例如‘1010111’对应的多项式为6421x x x x ++++。

CRC 码集选择的原则：若设码字长度为N ，信息字段长度为K ，校验字段长度为R ，则N=K+R ；对于CRC 码集中的任一码字，存在且仅存在一个R 次多项式g(x)使得：()()()()()R V x A x g x x m x r x ==+其中m(x)为K 次信息多项式，r(x)为R-1次校验多项式，g(x)称为生成多项式。

V(x)为发送的信息加码字多项式。

2012()...RR g x g g x g x g x =++++发送方通过指定的g(x)产生CRC 码字，接收方则通过g(x)来验证CRC 码字，若传输码字多项式V(x)能除尽g(x)，则传输正确。

【第二章】：设计思路方法及方案、系统功能需求分析、方案确定及框图结构说明本实验采用如图1所示的结构实现CRC 的编解码。

本实验使用CRC-CCITT 标准进行仿真，其生成多项式为：16125()1g x x x x =+++1CRC 编码采用如图2所示的结构实现。

CRC16校验码移位算法及VHDL实现作者：王玉玲王燕锋来源：《电子技术与软件工程》2017年第07期摘要在数据输出过程中，为保证数据的可靠性，通常会在数据的末尾加上校验信息。

CRC校验技术编码和解码过程简单，纠错能力强，被广泛应用于通信领域。

本文介绍一种移位产生CRC校验码的方法，并给出了其VHDL实现及仿真分析。

【关键词】CRC 校验移位 CRC16 VHDL在数据传输过程中，由于信道干扰，往往使得发送和接收的数据不一致。

为了降低误码率，保证传输数据的可靠性，通常会改进信道的传输质量或在传输的数据中加入校验信息。

在各种校验方法中，循环冗余校验CRC（CyclicRedundancy Check）是一种最常用的方法。

CRC 校验技术是一种十分有效的数据传输错误检测技术，由于其编码和解码过程简单，检错和纠错能力强，广泛应用于通信领域用于实现差错控制。

串行通信普遍应用于工业通信控制领域，如何提高数据的传输可靠性尤为重要，现有的串口在数据传输过程中加入CRC校验可提高数据传输的可靠性。

普通串行口不自带CRC校验功能，大多数应用中都是通过软件编程计算CRC 码后再附加在数据末尾传输的，由于软件执行耗费时间长，影响数据的传输速度。

现场可编程门阵列FPGA （Field-Programmable Gate Array）在数字系统设计中已被广泛使用。

用硬件描述语言（VHDL）实现CRC校验码的计算，然后下载到FPGA芯片中，硬件实现CRC校验，与软件实现相比，对数据的传输速度影响较小。

本文介绍一种CRC16校验码串行产生的方法，并给出了其VHDL实现及仿真分析。

1 CRC校验原理在发送方要发送的K位数据码后，以一定的规则产生一个r位用于校验的监督码，附加在原数据后面，构成的信息码为n=k+r位，因此，这种编码又叫（n，k）码。

接收方根据通信双方约定的规则进行校验，确定数据是否出错。

这个规则即“生成多项式”。

实验四CRC校验码编码实验班级：电子C073 姓名：赵宣学号：075584一、实验目的1、复习C++语言基本编写方法，熟悉面向对象编程方法。

2、学习CRC编码基本流程, 学会调试循环冗余校验码编码程序。

3、根据给出资料，掌握CRC校验码的编码原理，重点掌握按字节（Byte）编码方法二、实验内容与原理（一）实验原理：1． CRC 校验码介绍CRC 校验的基本思想是利用线性编码理论，在发送端根据要传送的k 位二进制码序列，以一定的规则产生一个校验用的监督码（CRC 码）r 位，并附在信息后边，构成一个新的二进制码序列数共 (k+r) 位，最后发送出去。

在接收端，则根据信息码和CRC 码之间所遵循的规则进行检验，以确定传送中是否出错。

16 位的CRC 码产生的规则是先将要发送的二进制序列数左移16 位（乘以216）后，再除以一个多项式，最后所得到的余数既是CRC 码。

求CRC 码所采用模2 加减运算法则，既是不带进位和借位的按位加减，这种加减运算实际上就是逻辑上的异或运算，加法和减法等价，乘法和除法运算与普通代数式的乘除法运算是一样，符合同样的规律。

接收方将接收到的二进制序列数（包括信息码和CRC 码）除以多项式，如果余数为0，则说明传输中无错误发生，否则说明传输有误。

2．按位计算CRC一个二进制序列数可以表示为求此二进制序列数的CRC 码时，先乘以216后（左移16位），再除以多项式G(X) ，所得的余数就是所要求的CRC 码。

可以设：其中Q n (X) 为整数， R n (X) 为16位二进制余数，将上式代入前式得：再设：其中Qn-1(X) 为整数， Rn-1(X) 为16位二进制余数，继续代入前式，多次迭代得到：根据CRC 的定义，很显然，十六位二进制数R0(X) 即是要求的CRC 码。

3．按字节计算CRC对于一个二进制序列数可以按字节表示为下式，其中Bn(X) 为一个字节(共8位)：求此二进制序列数的CRC码时，先乘以216后（左移16位），再除以多项式G(X)，所得的余数即是所要求的CRC 码。

实验二 CRC （循环冗余校验码）编解码实验一、实验目的1、掌握CRC 码的编解码原理。

2、掌握CRC 码的软件仿真方法。

3、掌握CRC 码的硬件仿真方法。

4、掌握CRC 码的硬件设计方法。

二、预习要求1、掌握CRC 码的编解码原理和方法。

2、熟悉matlab 的应用和仿真方法。

3、熟悉Quatus 的应用和FPGA 的开发方法。

三、实验原理CRC 码是一种循环码，有着极强的检错能力，在计算机通信和移动通信种广为应用。

定义变量m(x)为信息码元；T(x)为编码码组；g(x)为生成多项式。

CRC 码的编码步骤如下：(1) 用n k x - 乘m(x)。

这一运算实际上就是把信息码后附加上(n-k)个“0”。

例如，信息码为110，它相当m(x)=2x x +。

当n-k=7-3=4时，4265()()n k x m x x x x x x -=+=+，相当于1100000。

(2) 用g(x)除()n k x m x -,得到商Q(x)和余式r(x),即()()()()()n kxm x r x Q x g x g x -=+例如，若选定42()1g x x x x =+++，则65224242()1(1)()11n kxm x x xx xx g x xx x xxx -++==+++++++++相当于11000001011111011110111=+（3）编码码组T(x)为：()()()n kT x x m x r x -=+在上例中，T(x)=1100000+101=1100101。

上述几个步骤用硬件实现时，可以由除法电路来实现。

除法电路的主体由一些移位寄存器和模2加法器组成。

例如，上述(7,3)循环码的编码器组成如下图所示。

图 1 （7，3）循环码编码器图1中有四级移存器，分别用a,b,c,d 表示。

另外有一单刀双掷开关S 。

当信息位输入时，开关S 倒向下，输入信息码一方面送入除法器进行运算，另一方面直接输出。

郑州轻工业学院毕业设计论文题目： CRC冗余校验编码与解码的FPGA实现姓名：院（系）：电气信息工程学院专业班级：电子信息工程11-1学号：指导教师：成绩：时间：2015年5月16日至2015年6月20日课程设计成绩评定表评定项目内容满分评分总分学习态度学习认真，态度端正，遵守纪律。

10答疑和设计情况认真查阅资料，勤学好问，提出的问题有一定的深度，分析解决问题的能力较强。

40说明书质量设计方案正确、表达清楚；设计思路、实验（论证）方法科学合理；达到课程设计任务书规定的要求；图、表、文字表达准确规范，上交及时。

40回答问题情况回答问题准确，基本概念清楚，有理有据，有一定深度。

10总成绩采用五级分制：优、良、中、及格、不及格指导教师评语：签名：年月日郑州轻工业学院课程设计任务书题目 CRC冗余校验编码与解码的FPGA实现专业、班级电信1班主要内容、基本要求、主要参考资料等：利用所学过的通信原理中的纠错码的基础知识，利用硬件编程语言VHDL或者Verilog-HDL实现CRC冗余校验编码与解码的FPGA的设计。

给出完成控制电路所需要的设计模块；给出硬件编程语言的实现，并进行仿真；给出下载电路的设计，设计为2种下载方法，其中一种必须为JTAG；6个人可选择3组不同的校验码来进行编解码的设计，同时设计者报告不允许雷同。

参考资料：1、潘松、黄继业《EDA技术及其应用》（第四版）科学出版社 20092、樊昌信《通信原理》电子出版社完成期限：指导教师签名：课程负责人签名：年月日1 引言 (2)1.1 设计任务 (2)2 CRC的特征和生成原理 (3)2.1 常见标准CRC (3)2.2 CRC码集选择原则 (3)2.3 CRC基本原理 (4)3 CRC算法和功能简介 (5)3.1 算法简介 (5)3.1.1 比特型算法 (5)3.1.2 查表型算法 (5)3.1.3 模2算法 (6)3.2 功能模块的设计与实现 (7)3.2.1 模2除法器的设计与实现 (7)3.2.2 移位寄存器的设计与实现 (7)4 CRC模块实现及分析 (8)4.1 CRC生成模块和校验模块的设计 (8)4.2 生成模块设计 (8)4.3 校验模块设计 (9)4.4 顶层设计 (10)5 CRC硬件实现 (11)5.1 利用Quartus II调试 (11)5.2 硬件电路的实现 (12)5.3 下载电路 (12)5.3.1 AS简介： (13)5.3.2 JTAG模式简介 (14)总结体会 (15)参考文献 (16)附录 (17)数字通信要求传输过程中所造成的数字差错足够低。

长沙理工大学《通信电路EDA》课程项目报告系别水利计通系专业通信工程班级通信1003班指导教师项目组组长学号项目组成员学号项目组成员学号项目组成员学号完成日期2012年11月14日目录1 引言 (3)1.1项目背景 (3)2 卷积码编解码器的结构概述 (4)2.1 卷积码编码器的结构 (4)2.2 卷积译码器的结构 (4)3 卷积码编解码器的VHDL 设计 (5)3.1 VHDL 设计的优点与设计方法 (5)3.2 卷积码编码器的VHDL 实现 (5)3.2.1 卷积编码器顶层建模的VHDL 描述 (5)3.2.2 用MAX+PLUSⅡ编译后生成的编码器图形符号 (7)3.2.3 卷积编码器VHDL仿真波形 (7)3.3 卷积码解码器的VHDL实现 (7)3.3.1 卷积解码器顶层建模的VHDL 描述 (7)3.3.2 用MAX+PLUSⅡ编译后生成的解码器图形符号 (9)3.3.3 卷积解码器VHDL仿真波形 (9)4 参考文献 (9)5 后记 (10)基于VHDL的卷积码编解码器的设计1 引言1.1项目背景现代数字通信有两个基本的理论基础,即信息论和纠错编码理论,它们几乎是同时在第二次世界大战结束后不久诞生的。

前者首先由Shannon以他的不朽名著“通信的数学理论”为标志建立起来的,而后者则以Hamming的经典著作“纠错和检错编码”为代表。

Shannon信息论主要讨论信息的度量,以及对于信息表示和信息传输的基本限制。

信道编码定理告诉我们,只要信息传输速率小于信道容量,则信息传输可以以任何小的错误概率进行。

但是,Shannon信息论并没有告诉我们如何去实现这一点。

Hanmming提出的纠错编码理论正是为了解决这个问题。

科学技术的发展使人类跨入了高度发展的信息化时代。

在政治、军事、经济等各个领域，信息的重要性不言而喻，有关信息理论的研究正越来越受到重视。

20世纪50年代信息论在学术界引起了巨大的反响。