高速高密度PCB的SI问题

利用Cadence Allegro PCB SI进行SI仿真分析摘要本文主要针对高速电路中的信号完整性分析，利用Cadence Allegro PCB SI 工具进行信号完整性（SI）分析。

说明：本手册中的实例均采用Cadence SPB 16_2操作实现。

目录一、高速数字电路的基本知识 (3)1.1高速电路的定义 (3)1.2高速PCB的设计方法 (3)1.3微带线与带状线 (4)1.4常见的高速数字电路 (5)1.4.1 ECL(Emitter Coupled Logic)射级耦合电路 (5)1.4.2 CML(Current Mode Logic)电流模式电路 (6)1.4.3 GTL(Gunning Transceiver Logic)电路 (6)1.4.4 TTL(Transistor Transistor Logic)电路 (7)1.4.5 BTL(BackPlane Transceiver Logic)电路 (7)1.5信号完整性 (8)1.4.1 反射（Reflection） (8)1.4.2 串扰（Crosstalk） (8)1.4.3 过冲（Overshoot）与下冲（Undershoot） (9)1.4.4 振铃（Ringring） (9)1.4.5 信号延迟(Delay) (9)二、信号完整性分析和仿真流程 (11)2.1 SpecctraQuest interconnect Designer的性能简介 (11)2.2 SpectraQuest(PCB SI)仿真流程 (11)三、仿真前的准备 (13)3.1 IBIS模型 (13)3.1.1 IBIS模型介绍 (13)3.1.2 IBIS模型的获取方法 (14)3.1.2 验证IBIS模型 (14)3.2 预布局 (20)3.3 电路板设置要求（Setup Advisor） (23)3.3.1 叠层设置（Edit Cross-section） (24)3.3.2 设置DC电压值（Identify DC Nets） (25)3.3.3 器件设置（Device Setup） (26)3.3.4 SI模型分配（SI Model Assignment） (27)四、约束驱动布局 (35)4.1 预布局提取和仿真 (35)4.1.2 预布局拓扑提取分析 (37)4.1.3 执行反射仿真 (40)4.1.4 反射仿真测量 (42)4.2 设置和添加约束 (43)4.2.1 运行参数扫描 (43)4.2.2 为拓扑添加约束 (47)4.2.3 分析拓扑约束 (52)五、布线后仿真 (53)5.1 后仿真 (53)5.2反射仿真 (53)5.2.1 设置参数 (53)5.2.2指定要仿真的网络 (53)5.2.3 执行仿真 (55)5.3综合仿真 (57)5.4 串扰仿真 (57)5.5 Simultaneous Switching Noisie仿真 (57)5.6 多析仿真 (57)六、参考文献 (57)说明：本手册中的实例均采用Cadence SPB 16_2操作实现。

第9章高速信号的电源完整性分析在电路设计中，设计好一个高质量的高速PCB板，应该从信号完整性(SI——Signal Integrity)和电源完整性(PI——Power Integrity )两个方面来考虑。

尽管从信号完整性上表现出来的结果较为直接，但是信号参考层的不完整会造成信号回流路径变化多端，从而引起信号质量变差，连带引起了产品的EMI性能变差。

这将直接影响最终PCB板的信号完整性。

因此研究电源完整性是非常必要和重要的。

9.1 电源完整性概述虽然电子设计的发展已经有相当长的历史，但是高速信号是近些年才开始面对的问题，随之出现的电源完整性的许多概念并不为大多数人所了解。

这里，对其中涉及到的一些基本名词做些简单的介绍。

9.1.1 电源完整性的相关概念电源完整性(Power Integrity) ：是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。

虽然电源完整性是讨论电源供给的稳定性问题，但由于地在实际系统中总是和电源密不可分的，通常把如何减少地平面的噪声也做为电源完整性的一部分讨论。

电源分配网络：电源分配网络的作用就是给系统内所有器件或芯片提供足够的电源,并满足系统对电源稳定性的要求。

同步开关噪声（Simultaneous Switch Noise，简称SSN）：是指当器件处于开关状态，产生瞬间变化的电流（di/dt），在经过回流途径上存在的电感时，形成交流压降，从而引起噪声，所以也称为Δi噪声。

同步开关噪声包括电子噪声、地弹噪声、回流噪声、断点噪声等。

它对电源完整性的影响表现为地弹和电源反弹。

地弹噪声：它是同步开关噪声对电源完整性影响的表现之一。

是指芯片上的地参考电压的跳动。

当大量芯片的输出同时开启时，将有一个较大的瞬态电流在芯片与板的电源平面流过，芯片封装与电源平面的电感和电阻会引发电源噪声，这样会在真正的地平面（0V）上产生电压的波动和变化，这个噪声会影响其它元器件的动作。

基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真覃婕;阎波;林水生【摘要】信号完整性问题已成为当今高速PCB设计的一大挑战,传统的设计方法无法实现较高的一次设计成功率,急需基于EDA软件进行SI仿真辅助设计的方法以解决此问题.在此主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Cadence_Allegro软件的Specctraquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性.%Signal Integrity (SI) problem has became one of the greatest challenge in high-speed PCB design area, the traditional design method is hard to realize high once-through design success, SI simulation aided design method based on EDA software is demanded to solve this problem. The basic theory and solutions of some normal SI problems such as reflection,crosstalk and timing are researched. SI analysis and simulation of a high-speed 14bits ADC/DAC application system based on Specctraquest and Sigxp in Cadence_Allegrospb 16. 0 are designed, the validity of the solutions to the SI problems is verified.【期刊名称】《现代电子技术》【年(卷),期】2011(034)010【总页数】4页(P169-171,178)【关键词】高速PCB设计;信号完整性;反射;串扰;时序;SI分析及仿真【作者】覃婕;阎波;林水生【作者单位】电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731;电子科技大学通信与信息工程学院,四川成都,611731【正文语种】中文【中图分类】TN919-340 引言随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求，高速PCB 设计已经成为电子产品研制的一个重要环节，信号完整性( Signal Integrity，SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题，若不能较好地解决信号完整性设计问题，将有可能造成高速PCB设计的致命错误，浪费财力物力，延长开发周期，降低生产效率。

高速高密度PCB的SI问题周胜海;涂友超【摘要】随着数字电子产品向高速高密度发展，SI问题逐渐成为决定产品性能的因素之一，高速高密度PCB设计必须有效应对SI问题。

在PCB级。

影响SI的3个主要方面是互联阻抗不连续引起的反射、邻近互联引起的串扰和逻辑器件开关引起的SSN。

从高速高密度PCB设计的角度，在介绍SI问题的产生的基础上，着重分析了反射、串扰和SSN的机理、特性及对SI的影响。

分析结论对高速高密度PCB设计实践具有参考作用。

%High-speed and high-density is a striking trend of digital electronic products, SI （signal integrity） has key impacts on performance of the products, and it＇s critically important to fix SI problems in high-speed and high-density PCB designs. At the level of PCB, the three main issues of concern for SI are reflections occurring because of interconnect discontinuities, noise induced by neighbouring connections （crosstalk）,andSSN （simuhaneous switching noise） caused by switehing of the digital devices. On the purpose of high-speed and high-density PCB designs, the root cause of SI problems are introduced, and the mechanisms, characteristics, and effects on SI of the three main issues of concem for SI are analyzed. The discussions and conclusions are useful for guiding the high-speed and high-density PCB design practices.【期刊名称】《电子设计工程》【年(卷),期】2011(019)017【总页数】4页(P37-40)【关键词】SI;反射;串扰;SSN【作者】周胜海;涂友超【作者单位】信阳师范学院物理与电子工程学院,河南信阳464000;信阳师范学院物理与电子工程学院,河南信阳464000【正文语种】中文【中图分类】TN41;TP33数字电子产品发展快、应用广。

电路设计中的信号完整性SI问题分析与解决引言：在现代电子设备中，信号完整性是一个至关重要的问题。

由于信号的传输速度越来越高，信号完整性问题变得尤为突出。

本文将分析信号完整性（Signal Integrity，简称SI）问题在电路设计中的重要性，并介绍一些常见的SI问题及其解决方法。

一、信号完整性的重要性信号完整性是指在信号传输过程中保持信号波形的准确性和完整性，确保信号的正确传递和解读。

如果信号受到干扰、衰减或失真，可能会导致数据的错误传输或丢失。

这对于各种电子设备，尤其是高速数据传输的系统来说，都是一项极其重要的考虑因素。

二、常见的SI问题1. 反射干扰反射干扰是信号在多个传输线之间传播时产生的一种干扰现象。

当信号到达传输线末端时，一部分信号能够反射回来，与输入信号相叠加，引起波形失真。

这种干扰主要由于阻抗不匹配引起。

2. 串扰干扰串扰干扰是指在多条相邻的传输线上，信号在传输过程中相互影响的现象。

这种干扰主要由于电磁场相互耦合引起，导致信号波形失真，降低信号质量。

3. 时钟抖动时钟抖动是指时钟信号在传输中出现的随机时移现象。

时钟抖动可能导致时序错误，使系统无法正确同步，进而影响整个系统的性能。

三、SI问题的解决方法1. 降低阻抗不匹配为了解决反射干扰问题，可以通过匹配传输线和负载的阻抗，减少信号反射。

采用合适的终端电阻，可以使信号在传输线上的反射最小化。

2. 优化布线方式在设计电路板布线时，应尽量避免传输线之间的相互干扰。

合理安排和分隔传输线的布局，使用屏蔽层和地平面层等技术手段，可有效减少串扰干扰。

3. 使用信号完整性分析工具借助信号完整性分析工具，可以模拟和分析信号在电路板上的传输过程，帮助发现潜在的SI问题。

通过调整设计参数，优化电路板布线，可以提前预防并解决SI问题。

4. 时钟校准技术对于时钟抖动问题，可以采用时钟校准技术来调整时钟信号的时序和相位。

通过使用高精度的时钟源和时钟校准电路，可以有效减少时钟抖动带来的问题。

ADI技术专家问答：关于高速PCB设计的200个问答——针对高速PCB设计头痛的问题，比如布局布线，EMI/EMC/SI/PI/ESD等问题现场问答内容总结。

1.讲座中讲到为了减少寄生电容的影响，要去除运放焊盘下面的地层，这个底层是指地平面吗？如果是的话，如何去除那个焊盘下面的地呢？是的。

焊盘下面的地也要去掉。

2.对于高速AD采样电路，有模拟和数字电路混合在一起，如何避免地反弹噪声对采样的影响？一般要分割AGND,DGND,然后选择在合适的地方一点接地。

3.在很多的书上看到模拟和数字地和电源的问题，在实际的设计中，我们怎样处理，比如模拟和数字的供电是否需要两个稳压的芯片单独输出，模拟地和数字地最后怎样连接在一起等?一般来说不需要两个单独的稳压芯片，中间加一磁珠就可以了，要尽量避免数字部分的噪声耦合到模拟部分。

对于低速精密系统来说，一般采用模拟地与数字地单点接地的方法，具体可以参考评估板；对于高速而言，为了最小的电流回路，一般不具体分模拟地与数字地，也就是只采用一个地平面。

4.1、如何减少数字信号对模拟信号的干扰？尤其是模拟小信号，如：微安电流脉冲。

2、在多通道模拟输出中，如何减少通道与通道之间的串扰？以及实现通道的高阻状态，即未接通通道不被干扰的问题？1.一般情况，通过分开模拟地和数字地，还有分开模拟电源以及数字电源，可以减少数字对模拟信号的干扰。

2。

一般情况下，未接通道是否高阻由片子本身决定，多通道系统中，尽量减少通道间平行走线的长度并用地将其隔开都能减少通道间的串扰。

5.对电源分割，能不能提供一些指导性建议你好，对于电源分割，你可以参考中的High SpeedDesign Techniques里面的章节。

谢谢6.What problem in digital GND and analogGND connecting together ?如果一点共地做的不是很好，会影响信噪比和系统的性能。

7.ADI是否提供适合PROTEL制做PCB板的元器件封装库？我们很快会提供这些封装库。

如何在高速设计中考虑PI/SI和EMI/EMC问题？电子设计的飞速进步，使得传统的电子系统可靠性面临新的挑战。

一个日益突出的问题就是信号完整性和电磁干扰问题。

由于电子系统的处理器频率和电子信号频率的不断提升，高速和高密会使系统的辐射加重，低压、高灵敏度会使系统的抗扰度降低。

因此，电磁环境的干扰和系统内部的相互窜扰，严重地威胁着电子设备的稳定性、可靠性和安全性。

在电子产品设计中，PCB板的设计对解决EMI/EMC问题至关重要，而出色的仿真工具可以有效防止重复开模。

为了帮助工程师解决PCB设计时遇到的EMI/EMC问题，电子工程专辑网站推出《高性能PCB的PI/SI和EMI/EMC设计》专题讨论，邀请到Ansoft公司中国区高级应用工程师李宝龙和Ansoft中国高级应用工程师毛文杰博士担任论坛嘉宾与读者互动，我们基于此专题讨论，总结了高速电路PI/SI和EMI/EMC设计中经常出现的一些问题供读者参考。

关于阻抗匹配问题阻抗匹配是高频电路设计时需要经常考虑的问题，而在某些低频应用场合(比如电话线)也需要考虑阻抗匹配，有网友就产生了疑惑，究竟什么情况下需要考虑阻抗匹配。

该问题引起了工程师朋友热烈的讨论，有网友就提出，根据C=波长×频率，只要信号频率与传输线长度之积大于光速，就应该考虑阻抗匹配。

李宝龙表示，对于分布参数电路的阻抗有三种解释，一个是媒质本征特性阻抗，它仅与媒质的材料参量有关，对应于平面波波阻抗；二是波阻抗，即电场与磁场的比值，它是特定一种波型的特性，TEM波，TE波，TM波有着不同的阻抗，它与传输线或波导类型，材料特性以及工作频率有关；三是特征阻抗，即是从传输线上行波电压和电流比。

对于一般PCB上传输线，双绞线和同轴线，我们假设为电磁波传播方式为TEM波，电压和电流是唯一确定的，因而阻抗是一定的。

在实际PCB设计中，电源平面阻抗就是上述第一种。

对于信号线，低速的输入和输出端口，为了得到最大负载功率，需要端口阻抗匹配（如微波电路，功率电路等）；如果不需要负载功率，也无须做匹配(低速数字电路如此)，而此时传输线电气长度比起波长来讲微不足道，可以作为等势导体，无须阻抗匹配。

pcb电路si设计PCB（Printed Circuit Board）电路SI（Signal Integrity）设计是指在设计PCB电路时考虑信号完整性的一项技术。

它是为了确保在高速传输环境中，信号能够准确地传递和接收，而不受噪声、时钟偏差和信号失真等问题的影响。

本文将介绍PCB电路SI设计的基本原理、流程以及一些常见的SI设计技术。

一、PCB电路SI设计的基本原理PCB电路SI设计是建立在信号传输中的电磁学基础上的。

在高速传输中，信号从发送器到接收器会经过传输线、连接器、晶体管等多个元件，并受到布线、环境噪声和器件的影响。

因此，通过精确计算和仿真，可以预测和优化信号在PCB电路中的传输质量。

1. 传输线理论传输线是指连接电子元件和器件的电气线路，一般由导线、地线和绝缘材料等构成。

在高速传输中，传输线上的信号会受到衰减、反射、串扰等影响，传输线理论可以协助设计师通过计算和仿真，优化线路参数，减小信号失真。

2. 电磁兼容性电磁兼容性是指在电子系统中，各个设备和电路之间能够和谐共存，相互之间不产生干扰。

PCB电路SI设计需要考虑信号线和功率线的布局，减小信号线和电源线之间的串扰，提高系统的电磁兼容性。

二、PCB电路SI设计的流程PCB电路SI设计的流程一般分为规划设计、信号仿真、布局布线和信号完整性验证等阶段。

下面将对每个阶段进行详细介绍。

1. 规划设计阶段规划设计阶段是PCB电路SI设计的起始阶段，也是最重要的阶段之一。

在这个阶段，设计师需要明确系统的功能和性能要求，制定出合理的设计目标和设计限制。

同时，要评估系统中的关键信号、高速器件和敏感信号，确定需要进行SI设计的部分。

2. 信号仿真阶段信号仿真是为了预测和分析信号在PCB电路中的传输性能。

在这个阶段，设计师需要利用专业的仿真工具对电路进行仿真和优化。

通过仿真，可以观察信号的波形和时域性能，检测潜在的信号失真问题，并进行相应的修改和优化。

3. 布局布线阶段布局布线是指在PCB板上进行电路部件的布置和互联设计。

PCB设计解决信号完整性SI问题的几种方法介绍简介：信号完整性（SI）问题解决得越早，设计的效率就越高，从而可避免在PCB设计完成之后才增加端接器件，本文主要介绍了几种解决信号完整性（SI）问题的方法。

1 设计前的准备工作在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作。

就SI而言，要预先进行调研以形成规划或者设计准则，从而确保设计结果不出现明显的SI问题、串扰或者时序问题。

2 电路板的层叠某些项目组对PCB层数的确定有很大的自主权，而另外一些项目组却没有这种自主权，因此，了解你所处的位置很重要。

其它的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线宽和间距的允许误差是多少？接地层和信号层的厚度和间距的允许误差是多少？所有这些信息可以在预布线阶段使用。

根据上述数据，你就可以选择层叠了。

注意，几乎每一个插入其它电路板或者背板的PCB 都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。

你可能很想与制造商紧密合作来定义层叠的数目。

应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。

在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层（例如带状线）。

要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。

如果只能有一对接地层/电源层，你就只有将就了。

如果根本就没有电源层，根据定义你可能会遇到SI问题。

你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者仿真电路板的性能。

3 串扰和阻抗控制。

如何解决高速PCB的SI/EMI问题高速高密度多层PCB板的SI/EMC（讯号完整性/电磁兼容）问题长久以来一直是设计者所面对的最大挑战。

然而，随着主流的MCU、DSP和处理器大多工作在100MHz 以上（有些甚至工作于GHz级以上），以及越来越多的高速I/O埠和RF前端也都工作在GHz级以上，再加上应用系统的小型化趋势导致的PCB空间缩小问题，使得目前的高速高密度PCB板设计已经变得越来越普遍。

许多产业分析师指出，在进入21世纪以后，80%以上的多层PCB设计都将会针对高速电路。

高速讯号会导致PCB板上的长互连走线产生传输线效应，它使得PCB设计者必须考虑传输线的延迟和阻抗搭配问题，因为接收端和驱动端的阻抗不搭配都会在传输在线产生反射讯号，而严重影响到讯号的完整性。

另一方面，高密度PCB板上的高速讯号或频率走线则会对间距越来越小的相邻走线产生很难准确量化的串扰与EMC问题。

SI和EMC的问题将会导致PCB设计过程的反复，而使得产品的开发周期一再延误。

一般来说，高速高密度PCB需要复杂的阻抗受控布线策略才能确保电路正常工作。

随着新型组件的电压越来越低、PCB板密度越来越大、边缘转换速率越来越快，以及开发周期越来越短，SI/EMC挑战便日趋严峻。

为了达到这个挑战的要求，目前的PCB设计者必须采用新的方法来确保其PCB设计的可行性与可制造性。

过去的传统设计规则已经无法满足今日的时序和讯号完整性要求，而必须采取包含仿真功能的新款工具才足以确保设计成功。

目前业界适用于解决这类SI/EMC问题的主要PCB设计工具有Cadence的Allegro PCB SI 230/630和EMControl、明导国际的HyperLynx和Quiet Expert、图研（Zuken）的Hot-Stage 和EMC Adviser，以及AlTIum的PCB Designer和P-CAD。

Cadence的Allegro PCB SI 230/630提供了一种弹性化且整合的解决方案，它是一种完整的SI/PI（功率完整性）/EMI 问题的协同解决方案，适用于高速PCB设计周期的每个阶段，并解决与电气性能相关的问题。

高性能PCB信号完整性及电磁兼容仿真设计作者:汪彤，Ansoft中国代表处随着电子设备工作速度的不断提高，连接设备、电路板、集成电路和器件的互连系统设计越来越成为制约整个系统设计成功的关键，以高速高密度PCB设计为例，其信号完整性（SI）问题、电源完整性（PI）问题以及电磁兼容（EMC/EMI）问题已经成为设计工程当中必须解决的核心问题。

随着技术的发展，越来越多的设计人员认同“高速设计就是高频设计”这一全新理念，图1很好地诠释了这一特点。

目前，越来越多的射频/高频设计工程师参与并指导高速互联设计，且近一半的电路设计人员发现要进行高性能SI/PI设计，就必须采用3D全波模型来处理关键互联问题。

实际上，要在SI/PI/EMI方面实现高性能PCB设计仿真，仿真工具必须具备以下几点关键要求：第一，必须采用3D全波电磁模型，尤其对关键高速走线、过孔、网络等；第二，能够仿真模拟PCB上的复杂供电网络；第三，仿真器（包括场仿真器和路仿真器）必须具备高精度、高速度、大容量的特点；第四，同时提供时域和频域仿真结果；第五，还必须能与现有的PCB设计流程相兼容。

Ansoft公司的系列电磁场仿真工具再配合专门的SI设计仿真平台DesignerSI，不仅满足上述五点要求，而且由于Ansoft场工具均采用独有的自适应网格剖分技术，因此将电磁场仿真的难度大大降低，长久以来其仿真速度、精度、容量均得到验证，是工程实用化的工具。

场工具帮助互连系统的设计者精确地提取并建立互连系统的3D全波模型，随后在仿真平台Ansoft DesignerSI中进行系统验证，提取串扰、眼图、误码率等时域、频域信息，用于信号完整性/电源完整性及EMC/EMI设计与仿真。

千兆比特高速信道设计图2是Xilinx公司基于Virtex-II Pro X FPGA的测试评估板，其工作信号速率高达10Gbps以上，Xilinx采用Ansoft系列软件进行虚拟仿真，完成了对该PCB上收/发高速差分组线的设计优化，实现高速通信。

HighLow ShuntCEFFCEFF Shunt LC L C Electrical characteristic of route.Calculate Z (impedance), S (routingspeed), and L, C, R and use for analysis.驱动端封装的寄生L, C, R 接收端传输线LC R L C R L C R 传输线解析器完成对连接线的计算准备模型（输出）准备模型（输入）R R 封装的寄生L C R 33 欧姆75 欧姆串联匹配形式：对于多数TTL和CMOS器件，器件的驱动端的输出阻抗要小于传输线的阻抗。

这种情形下一般地采用串联阻抗匹配的端接方式（如下图所示）。

驱动端的串联电阻一般取值在几十欧姆，它可以很好地保证驱动端的反射特性。

并联匹配形式：这种匹配网络一般用在器件的接收端。

由于多数IC的接收端的输入阻抗相比传输线的阻抗高得多，所以采用这种在高的输入阻抗前端并联一个电阻的方式以实现接收端的阻抗与传输线匹配。

但这种匹配网络中的端接电阻R要耗损一定的支流功率。

戴维宁式的并联匹配形式：为了减少并联匹配网络中的支流功耗，可以采用如下的戴维宁式的并联匹配网络。

其缺点是增加了一个电阻。

并行AC匹配形式：使用串联的RC电路作为端接网络。

这种方法的好处是没有直流功率损耗，但RC网络会对信号的上升沿带来负面影响，所以要慎重选择R、C的特征值。

一般地，这种端接方式主要用在时钟信号上，R可以取值75欧姆，C取值100pF。

肖特基并联匹配网络：下图所示为采用并联二极管式的匹配网络。

这种匹配方法利用二极管的钳位特性，主要用在控制过冲/欠冲的应用情形。

由于二极管的开关速度很难做到很快，所以这种方法不适合速度高的场合。

五种常用的传输线端接匹配方法R0+R=Z0DDR2 用的越来越广泛UniPhierDDR2 x 8 (512MB)主板PCB 子板PCB 子板电路原理图子系统多板（子系统）SI 仿真发端预加重接收均衡背板上的插接件对信号通路提供感性负载，而过孔则提供容性负载。

高速PCB培训手记1.引言人类工具发明的历史，就是自身解放的历史。

面对享誉全球的Cadence公司的Allegro SPB PCB 软件，你不得不发出这样的感慨。

当人类对电子类消费产品的需求进一步朝高集成度、高速度、超小型化发展时，芯片的工作频率以摩尔定律增加，而其尺寸反而越来越小，这势必要求更高密度、更高速度的PCB板。

而高密度、高速度的布线则带来了诸如反射、串绕、EMI等一系列的信号完整性（SI）问题，如果不抑制这些高速问题则可能使原理无误的电路板无法正常工作或达不到预定的工作能力。

于是，信号完整性分析与设计成为了最重要的高速PCB板级和系统级分析与设计手段，在硬件电路设计中扮演着越来越重要的作用，它是整个系统是否成功的最后一个关键。

国外对PCB 的SI较早就十分关注，伟大的美国工程师以它们敏捷的思维、深厚的数学功底、崇高的敬业精神将似乎无法把握的纷繁芜杂的SI问题抽象成系统的数学公式，使之成为一套完整的理论，并贡献了三本伟大的书，它们是Howard W.Johnson的《High-Speed Digital Design–A Handbook of Black Magic》、Stephen H.Hall的《High-Speed Digital System Design》和BrianYang的《Digital Signal Integrity》，这三本被业界誉为经典的PCB圣经必然和它们的作者一样，在人类的IT发展史上留下光辉一笔。

而Cadence的SPB系列软件则建立在这些完整的理论体系上，它细致严谨的原理图设计工具、灵活自如的PCB布线器、完整可靠的SI仿真分析功能将PCB工程师从繁重的劳动中解放了出来，与同类软件（protel、powerpcb等）相比，它绝对能以更短的开发周期完成更高质量的PCB设计。

当我使用Cadence公司的SPB软件，一次次被它散射出的智慧光芒所折服，正如在研读《High-Speed Digital Design–A Handbook of Black Magic》时被作者深邃的知识所折服一样。

现在的高速数字系统的频率可能高达数百兆Hz，其快斜率瞬变和极高的工作频率，以及很大的密集度，必将使得系统表现出与低速设计截然不同的行为，出现了信号完整性问题。

破坏了信号完整性将直接导致信号失真、定时错误，以及产生不正确数据、地址和控制信号，从而造成系统误工作甚至导致系统崩溃。

因此，信号完整性问题已经越来越引起高速设计人员的关注。

1 信号完整性问题及其产生机理信号完整性SI（Signal Ingrity）涉及传输线上的信号质量及信号定时的准确性。

在数字系统中对于逻辑1和0，总有其对应的参考电压，正如图1（a）中所示：高于ViH的电平是逻辑1，而低于ＶiL的电平视为逻辑0，图中阴影区域则可视为不确定状态。

而由图1（b）可知，实际信号总是存在上冲、下冲和振铃，其振荡电平将很有可能落入阴影部分的不确定区。

信号的传输延迟会直接导致不准确的定时，如果定时不够恰当，则很有可能得到不准确的逻辑。

例如信号传输延迟太大，则很有可能在时钟的上升沿或下降沿处采不到准确的逻辑。

一般的数字芯片都要求数据必须在时钟触发沿的tsetup前即要稳定，才能保证逻辑的定时准确（见图1（c））。

对于一个实际的高速数字系统，信号由于受到电磁干扰等因素的影响，波形可能会比我们想象中的更加糟糕，因而对于tsetup 的要求也更加苛刻，这时，信号完整性是硬件系统设计中的一个至关重要的环节，必须加以认真对待。

一个数字系统能否正确工作其关键在于信号定时是否准确，信号定时与信号在传输线上的传输延迟和信号波形的损坏程度有关。

信号传输延迟和波形的原因复杂多样，但主要是以下三种原因破坏了信号完整性：（1）反射噪声其产生的原因是由于信号的传输线、过孔以及其它互连所造成的阻抗不连续。

（2）信号间的串扰随着印刷板上电路的密集度不断增加，间的几何距离越来越小，这使得信号间的电磁已经不能忽略，这将急剧增加信号间的串扰。

（3）电源、地线噪声由于芯片封装与电源平面间的寄生和的存在，当大量芯片内的电路和输出级同时动作时，会产生较大的瞬态，导致电源线上和地线上的电压波动和变化，这也就是我们通常所说的地跳。

SI---Signal Integrity 信号完整性PI---Power Integrity 电源完整性emc---electromagnetic compatibility 电磁兼容rf --radio frequency 射频emc=emi+emsEMI(电磁辐射）=传导干扰(conduction)+辐射干扰(emission)SI: 由傅立叶变换可看出，信号上升越快, 高次谐波的幅度越大, MAXWELL方程组看知,这些交流高次谐波会在临近的线上产生交变电流. 甚至通过空间寄生电容直接辐射到另外的导体,所以这些高次谐波就是造成辐射干扰(emission)的主要因素; (说的简单点，就是信号上升越快，信号越完整，信号品质越好，但是对于emi不好）PI: PCB上存在数字\\模拟区域, 高频\\低频区域等不同的区域和平面, 如果分割不当则很容易相互干扰, 即传导干扰(conduction).电源完整性之APSIM-SPI 篇在PCB设计中，高速电路的布局布线和质量分析无疑是工程师们讨论的焦点。

尤其是如今的电路工作频率越来越高，例如一般的数字信号处理(DSP)电路板应用频率在150－200MHz是很常见的，CPU板在实际应用中达到500MHz以上已经不足为奇，在通信行业中Ghz 电路的设计已经十分普及。

所有这些PCB板的设计，往往是采用多层板技术来实现。

在多层板设计中不可避免地为采用电源层的设计技术。

而在电源层设计中，往往由于多种类的电源混合应用而使得设计变为十分复杂。

那么萦绕在PCB工程师中的难题有哪些？PCB的层数如何定义？包括采用多少层？各个层的内容如何安排最合理？如应该有几层地，信号层和地层如何交替排列等等。

如何设计多种类的电源分块系统？如3.3V, 2.5V, 5V, 12V 等等。

电源层的合理分割和共地问题是PCB是否稳定的一个十分重要的因素。

如何设计去耦电容？利用去耦电容来消除开关噪声是常用的手段，但如何确定其电容量？电容放置在什么位置？什么时候采用什么类型的电容等等。

PCB的Si9000阻抗设计1、阻抗的定义:在某一频率下，电子器件传输信号线中，相对某一参考层，其高频信号或电磁波在传播过程中所受的阻力称之为特性阻抗，它是电阻抗，电感抗，电容抗……的一个矢量总和。

当信号在PCB导线中传输时，若导线的长度接近信号波长的1/7，此时的导线便成为信号传输线，一般信号传输线均需做阻抗控制。

PCB制作时，依客户要求决定是否需管控阻抗，若客户要求某一线宽需做阻抗控制，生产时则需管控该线宽的阻抗。

当信号在PCB上传输时，PCB板的特性阻抗必须与头尾元件的电子阻抗相匹配，一但阻抗值超出公差，所传出的信号能量将出现反射、散射、衰减或延误等现象，从而导致信号不完整、信号失真。

2、计算阻抗的工具：目前大部分人都用Polar软件：Polar Si8000、Si9000等。

常用的软件阻抗模型主要有三种: （1）特性阻抗，也叫单端阻抗；（2）差分阻抗，也叫差动阻抗；（3）共面阻抗，也叫共面波导阻抗，主要应用于双面板阻抗设计当中。

选择共面阻抗设计的原因是：双面板板厚决定了阻抗线距离，下面的参考面比较远，信号非常弱，必须选择距离较近的参考面，于是就产生了共面阻抗的设计。

3、安装软件Polar Si9000，然后打开Polar Si9000软件。

熟悉一下常用的几个阻抗模型：（1）下图是外层特性阻抗模型（也叫单端阻抗模型）：（2）下图是外层差分阻抗模型：（3）内层差分阻抗模型常用以下三种：下面是共面的常用模型：（4）下图是外层共面单端阻抗模型：（5）下图是外层共面差分阻抗模型：4、怎样来计算阻抗？各种PP及其组合的厚度，介电常数详见PP规格表，铜厚规则按下图的要求。

阻焊的厚度，在金百泽公司统一按10um，即0.4mil；W1、W2的规则按上面要求；当基铜<=0.5OZ时，W2=W-0.5mil；当基铜=1OZ时，W2=W-1mil；W指原线宽。

下面讲一个12层板，板厚1.8MM的例子：这个板信号层比较多，但是3,5层和8，10是对称的。

随谈光模块里SI的一些事儿光模块里的高速链路频率比较高，一般来说，按照NRZ编码方式，单路10Gbps信号的频率在5Ghz，单路25Gbps信号的频率在12.5Ghz，如此高的频率的信号，对信号通道的要求也就非常高，我们希望信号从始端完美的传输到终端，那就需要对高速链路不连续的地方进行优化，下面我们就简单谈一下这个问题。

1.有哪些不连续的地方？1.1由高速线上耦合电容引起的不连续一般来说，耦合电容的焊盘的宽度，比阻抗线要粗，信号从阻抗线经过耦合电容时，会流过尺寸比较大的电容焊盘，阻抗会偏低，带来了不必要的反射。

图1（高速线上的耦合电容）1.2阻抗线换层过孔带来的不连续SFF-8436协议里定义了金手指各个管脚的网络，TX及RX信号各有两对在bottom及TOP 面，大多数方案下，这八对高速线到有部分不可避免需要打过孔换层，过孔带来感性及容性寄生参数，过孔也是一个不连续点，在PCB设计当中，特别是在速率比较大的通道上，需要对过孔进行优化设计。

图2（SFF-8436 金手指网络定义）图3（过孔模型）1.3wire bond 引起的不连续在光器件内部，芯片及激光器需要用金线与外部的电路进行电连接，一些采用COB方案的设计，也是需要金线来连接PCB焊盘与裸芯的电极。

图4（光器件里的wire bond）2.不连续点的优化2.1 耦合电容优化既然电容焊盘阻抗偏低，那我们就想办法去补偿，有三种可行性去补偿：一是更改参考层厚度，使阻抗线宽度与电容焊盘宽度一致，常规的0201焊盘的宽度也有10mil，为了达到这样的阻抗要求，参考层的厚度大致在7、 8mil左右（要看具体设计而定），在光模块PCB面积资源紧张的情况下，这种方式的高速线，会占用大量的走线空间，另外还会增加高速线层的串扰，如果参考层还有差分50欧姆的阻抗线的话，这种方式几乎不可行了，差分50欧姆的阻抗线会走的非常粗，占用大量空间；第二种是削焊盘，把焊盘削成与走线宽度一致，如果走线过于细小，会造成SMT问题，电容对的空气间隙不够大的话，也会连锡造成短路；第三种是跨层参考，把电容焊盘底下的GND层挖掉，让其参考下一层GND或下下一层GND，这种方式变相增加了电容焊盘的参考厚度，从而补偿了焊盘的阻抗，换层参考时，注意高速线的回流，在焊盘四周打上回流孔，提供换层回流路径。

pcb电路si设计SI (Signal Integrity)设计是PCB（Printed Circuit Board，印刷电路板）设计中的一个重要环节。

SI设计的目标是确保信号在电路板上的传输过程中保持稳定，以避免信号丢失、干扰和时序偏差等问题。

本文将介绍SI设计的基本原理、常见问题和解决方法。

首先，SI设计的基本原理是根据电路板上信号的速度、功率、时序和噪声等参数，综合考虑电路板布线、终端设计、接地方案和层次堆叠等因素，来优化信号完整性。

在高速数字系统中，信号传输速度较快，每秒传输的数据量庞大，因此信号完整性问题尤为重要。

在SI设计中，常见的问题包括信号串扰、反射、时钟衰减和时序偏差等。

信号串扰是指不同信号线之间相互干扰的现象，可能导致信号损失或误判。

反射是指信号在接线过程中发生反射，导致信号波形畸变。

时钟衰减是指由于信号传输路径的损耗，导致时钟信号的幅度衰减，从而影响时序正确性。

时序偏差是指信号到达目标设备的时间与预期时间之间的差异，可能导致数据错误。

为了解决这些问题，SI设计中需要采取一系列措施。

首先，对于信号串扰问题，可以采用合理的布线规划，包括使用合适的信号层、保持合适的间距和减小信号线的长度等。

其次，对于反射问题，可以使用电路设计中的终端匹配技术，并合理选择阻抗匹配网络来消除反射。

然后，对于时钟衰减问题，可以采用合适的线材和阻抗设计来降低信号损耗，并合理布局电容和电感等被动元件。

最后，对于时序偏差问题，可以通过布线调整和时钟优化等方法来最小化时序偏差。

此外，SI设计还需要考虑接地方案。

一个好的接地方案可以降低信号噪声，提高信号完整性。

常见的接地方案包括单点接地和分区接地。

单点接地是指整个电路板只有一个地点作为接地点，所有的信号线都通过这个地点回流。

而分区接地是将电路板分为若干个地区，每个地区都有独立的接地平面。

选择适合的接地方案需要综合考虑信号特性和布线需求。

最后，SI设计还需要考虑电路板的层次堆叠。