半加半减器 全加全减器

电子技术实验报告学号： 2220姓名：刘娟专业：教育技术学实验三单级交流放大器（二）一、实验目的1. 深入理解放大器的工作原理。

2. 学习测量输入电阻、输出电阻及最大不失真输出电压幅值的方法。

3. 观察电路参数对失真的影响.4. 学习毫伏表、示波器及信号发生器的使用方法。

二. 实验设备:—1、实验台2、示波器3、数字万用表三、预习要求1、熟悉单管放大电路。

2、了解饱和失真、截止失真和固有失真的形成及波形。

3、掌握消除失真方法。

四、实验内容及步骤实验前校准示波器，检查信号源。

按图3-1接线。

图3-11、测量电压参数，计算输入电阻和输出电阻。

调整RP2，使V C=Ec/2（取6～7伏），测试V B、V E、V b1的值，填入表3-1中。

~表3-1…输入端接入f=1KHz、V i=20mV的正弦信号。

分别测出电阻R1两端对地信号电压Vi 及Vi′按下式计算出输入电阻Ri：测出负载电阻R L开路时的输出电压V∞，和接入R L（2K）时的输出电压V0 , 然后按下式计算出输出电阻R；将测量数据及实验结果填入表3-2中。

V i （mV）Vi′(mV)Ri（）V∞（V）V（V）R（）调整 R P2测量VC(V)Ve（V）Vb（V）Vb1（V）[输入信号不变，用示波器观察正常工作时输出电压V o 的波形并描画下来。

逐渐减小R P2的阻值，观察输出电压的变化，在输出电压波形出现明显失真时，把失真的波形描画下来，并说明是哪种失真。

( 如果R P2=0Ω后，仍不出现失真，可以加大输入信号V i ，或将R b1由100K Ω改为10K Ω，直到出现明显失真波形。

)逐渐增大R P2的阻值，观察输出电压的变化，在输出电压波形出现明显失真时，把失真波形描画下来，并说明是哪种失真。

如果R P2=1M 后，仍不出现失真，可以加大输入信号V i ，直到出现明显失真波形。

表 3-3调节R P2使输出电压波形不失真且幅值为最大（这时的电压放大倍数最大），测量此时的静态工作点V c 、V B 、V b1和V O 。

复习思考题3-1 组合逻辑电路的特点 从电路结构上看，组合电路只由逻辑门组成，不包含记忆元件，输出和输入之间无反馈。

任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即无记忆功能。

3-2 什么是半加什么是全加区别是什么若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。

两个同位的加数和来自低位的进位三者相加，称为全加。

半加是两个1位二进制数相加，全加是三个1位二进制数相加。

3-3 编码器与译码器的工作特点 编码器的工作特点：将输入的信号编成一个对应的二进制代码，某一时刻只能给一个信号编码。

译码器的工作特点：是编码器的逆操作，将每个输入的二进制代码译成对应的输出电平。

3-4 用中规模组合电路实现组合逻辑函数是应注意什么问题中规模组合电路的输入与输出信号之间的关系已经被固化在芯片中，不能更改，因此用中规模组合电路实现组合逻辑函数时要对所用的中规模组合电路的产品功能十分熟悉，才能合理地使用。

3-5 什么是竞争-冒险产生竞争-冒险的原因是什么如何消除竞争-冒险在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号----过渡干扰脉冲的现象，叫做竞争冒险。

门电路的输入只要有两个信号同时向相反方向变化，这两个信号经过的路径不同，到达输入端的时间有差异，其输出端就可能出现干扰脉冲。

消除竞争-冒险的方法有：接入滤波电容、引入选通脉冲、修改逻辑设计。

习 题3-1试分析图所示各组合逻辑电路的逻辑功能。

解： (a)图 (1) 由逻辑图逐级写出表达式：)()(D C B A Y ⊕⊕⊕=(2) 化简与变换：令DC Y B A Y ⊕=⊕=21则 21Y Y Y ⊕=(3)由表达式列出真值表，见表。

输入 中间变量 中间变量 输出 A B C D Y 1 Y 2 Y 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10 0 0 0 1 1 1 1 1 1 1 1 0 0 0 00 1 1 0 0 1 1 0 0 1 1 0 0 1 1 00 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0(4)分析逻辑功能：由真值表可知，该电路所能完成的逻辑功能是：判断四个输入端输入1的情况，当输入奇数个1时，输出为1，否则输出为0。

实验二半加半减器的设计一、实验目的1、利用普通的门电路或使用译码器或使用数据选择器设计一个半加半减器。

二、实验仪器及器件1、数字电路试验箱，示波器2、虚拟器件：74LS197，74LS138,74LS00，74LS20，74LS151三、实验预习在proteus上进行了仿真实验，通过普通的门电路连接成半加半减器的逻辑电路。

在之后的课上了解了编码器和译码器以及数据选择器。

四、实验原理1、用普通门电路实现组合逻辑电路2、用译码器实现组合逻辑电路译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。

3、用数据选择器实现组合逻辑电路数据选择器的功能是从一组输入数据中选出某一个信号输出。

或称为多路开关。

五、实验内容首先，根据半加半减器的电路逻辑列出真值表：输入输出S A B Y C(进/借位) 74LS138对应输出位置0 0 0 0 0 Y00 0 1 1 0 Y10 1 0 1 0 Y20 1 1 0 1 Y31 0 0 0 0 Y41 0 1 1 1 Y51 1 0 1 0 Y61 1 1 0 0 Y7根据真值表画出Y和C卡诺图：Y:S\AB 00 01 11 100 1 11 1 1C:S\AB 00 01 11 100 11 1根据卡诺图可得逻辑表达式：Y=A⊕BC=(S⊕A)B然后，开始在数电实验箱上连接电路，我选择的芯片是：74LS197，74LS00，74LS20，74LS138.对于74LS197，先将CP1接连续脉冲，然后分别将Q1，Q2，Q3接到“0-1”显示器上检查电路是否正常，接着将Q3，Q2，Q1分别接到74LS138的S0,S1,S2作为八进制输入，Q3，Q2，Q1分别代表S,A,B。

根据真值表，Y在Y1,Y2,Y5,Y6处有高电平的输出，C在Y3，Y5处有高电平输出，分别将它们接入与非门芯片74LS20、74LS00即可得到Y和C的输出。

最后，将CP1，S,A,B,Y,C接入示波器得到下图：从上到下分别是CP1,B,A,S,C,Y.。

第3章组合逻辑电路习题解答复习思考题3-1组合逻辑电路的特点？从电路结构上看，组合电路只由逻辑门组成，不包含记忆元件，输出和输入之间无反馈。

任意时刻的输出仅仅取决于该时刻的输入，而与电路原来的状态无关，即无记忆功能。

3-2什么是半加？什么是全加？区别是什么？若不考虑有来自低位的进位将两个1位二进制数相加，称为半加。

两个同位的加数和来自低位的进位三者相加，称为全加。

半加是两个1位二进制数相加，全加是三个1位二进制数相加。

3-3编码器与译码器的工作特点？编码器的工作特点：将输入的信号编成一个对应的二进制代码，某一时刻只能给一个信号编码。

译码器的工作特点：是编码器的逆操作，将每个输入的二进制代码译成对应的输出电平。

3-4用中规模组合电路实现组合逻辑函数是应注意什么问题？中规模组合电路的输入与输出信号之间的关系已经被固化在芯片中，不能更改，因此用中规模组合电路实现组合逻辑函数时要对所用的中规模组合电路的产品功能十分熟悉，才能合理地使用。

3-5什么是竞争-冒险？产生竞争-冒险的原因是什么？如何消除竞争-冒险？在组合逻辑电路中，当输入信号改变状态时，输出端可能出现虚假信号----过渡干扰脉冲的现象，叫做竞争冒险。

门电路的输入只要有两个信号同时向相反方向变化，这两个信号经过的路径不同，到达输入端的时间有差异，其输出端就可能出现干扰脉冲。

消除竞争-冒险的方法有：接入滤波电容、引入选通脉冲、修改逻辑设计。

习题3-1试分析图3.55所示各组合逻辑电路的逻辑功能。

解：(a)图(1)由逻辑图逐级写出表达式：Y(AB)(CD)(2)化简与变换：令Y1ABY2CD则YY1Y2(4)分析逻辑功能：由真值表可知，该电路所能完成的逻辑功能是：判断四个输入端输入1的情况，当输入奇数个1时，输出为1，否则输出为0。

(b)图(1)由逻辑图逐级写出表达式：BA(2)化简与变换：Y=1由此可见，无论输入是什么状态，输出均为1 3-2试分析图3.56所示各组合逻辑电路的逻辑功能，写出函数表达式。

基本运算电路知识点总结一、基本运算电路的概念基本运算电路是指用来进行基本算术运算的电子电路。

它包括加法器、减法器、乘法器及除法器等。

它们是数字逻辑电路中的重要组成部分，用于实现数字信号的处理和运算。

在数字系统中，基本运算电路是实现数字信号加、减、乘、除等运算的基础，在数字系统中起着重要的作用。

下面将对基本运算电路的知识点进行详细总结。

二、加法器1. 概念加法器是一种用来实现数字信号加法运算的电路。

它将两个输入信号进行加法计算，得到一个输出信号。

加法器是数字逻辑电路中的基本组成部分，用于实现数字信号的加法运算。

2. 类型加法器包括半加器、全加器、并行加法器等不同类型。

其中，半加器用来对两个二进制数的最低位进行相加，得到一个部分和和一个进位；全加器用来对两个二进制数的一个位和一个进位进行相加，得到一个部分和和一个进位；而并行加法器则是将多个全加器连接起来，实现对多位二进制数的加法计算。

3. 原理以全加器为例，它由三个输入和两个输出组成。

其中，三个输入分别是两个待相加的二进制数对应位上的值和上一位的进位，而两个输出分别是当前位的部分和和进位。

全加器的原理是通过对三个输入进行逻辑门运算，得到当前位的部分和和进位。

4. 应用加法器广泛应用于数字系统中，包括计算机、数字信号处理系统、通信系统等。

在计算机中，加法器用来进行寄存器之间的运算，对数据进行加法操作；在通信系统中，加法器用来进行数字信号的处理，对数字信号进行加法运算。

三、减法器1. 概念减法器是一种用来实现数字信号减法运算的电路。

它将两个输入信号进行减法计算，得到一个输出信号。

减法器是数字逻辑电路中的基本组成部分，用于实现数字信号的减法运算。

2. 类型减法器包括半减器和全减器两种不同类型。

其中，半减器用来对两个二进制数的最低位进行相减，得到一个部分差和一个借位；全减器用来对两个二进制数的一个位和一个借位进行相减，得到一个部分差和一个借位。

3. 原理以全减器为例，它由三个输入和两个输出组成。

四位全加全减器设计一．实验目的1熟悉在max+plus II 的环境下设计数字电路的步骤和方法2学习使用vhdl语言，进行设计数字电路的RTL级电路3通过max+plus II 软件中对自行设计的电路的仿真，加深对数字电路设计的理解。

二．实验原理1.功能描述输入：select,Ci, A, B 输出：S,CoSelect=0时，S为全加器的求和位（A+B），Co为全加器的高位进位。

Ci为全加器低位进位。

Select=1时，S为全减器的求差位（A-B），Co为全减器的高位借位。

Ci为全减器低位借位。

2.一位全加全减器真值表：输入输出Select Ci A B S Co0 0 0 0 0 00 0 0 1 1 00 0 1 0 1 00 0 1 1 0 10 1 0 0 1 00 1 0 1 0 10 1 1 0 0 10 1 1 1 1 11 0 0 0 0 01 0 0 1 1 11 0 1 0 1 01 0 1 1 0 01 1 0 0 1 11 1 0 1 0 11 1 1 0 0 01 1 1 1 1 13.逻辑化简由真值表得S=A○十B○十Ci=（（A○十Select)○十B○十Ci）○十SelectCo=（A○十Select)B+Ci(（A○十Select）+B)=(（A○十Select）○十B)Ci+（A○十Select)B对于半加器的逻辑表达式为：S=A○十B Co=AB综上，一位全加全减器可由两个半加器，两个异或门和一个或门组成。

4.毛刺的产生与消除组合逻辑电路由于输入到输出各端的延时不同，在输出端稳定之前会产生错误的输出。

在本电路中，由于低位的进位或借位传输到输出的时间比其他信号传输的延时要长，因此当低位产生进位或借位时会出现错误的输出。

一种常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间内，用触发器读取组合逻辑的输入输出信号。

由组合逻辑电路的最大延时Td为16.7ns，D触发器的时钟周期T应略大于Td，取20ns。

实验二半加器、全加器
一、实验目的：
（1）掌握全加器和半加器的逻辑功能。

（2）熟悉集成加法器的使用方法。

（3）了解算术运算电路的结构。

二、实验设备：
数字电路实验箱，74LS00，74LS86，插线。

三、实验原理：
两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

A表示被加数，B 表示加数，S表示半加和，以表示向高位的进位。

全加器能进行加数，被加数和低位来的信号相加，并根据求和的结果给出该位的进位信号。

四、实验内容：
1、半加器，M=0时实现半加功能，当M=1时实现半减功能。

2、全加器，M=0时实现全加功能，当M=1时实现全减功能。

五、实验结果：
1、半加器：真值表和卡诺图如下：
S 的卡诺图：
CO 的卡诺图：
化简并合并的
S=A ○+B ， CO=()B A M
2、全加器：
化简并合并得如下形式： S= A ○+B ○+C ，
CO= ()()BCI M A B C ∙⊕⊕
经数电实验箱插线验证，结果与理论相符。

六、实验心得
这个实验比较复杂，需要用到两块集成芯片，输入较多，如要列出复杂的真值表还有利用卡诺图的化简，由于芯片的插口有限，这就要求我们将输入的形式化到最简充分利用每一个逻辑门，需要有认真的态度和比较扎实的基础。

基本运算电路的原理和应用1. 概述基本运算电路是电子电路中最基础、常见的电路之一。

它们能够实现各种基本的数学运算和逻辑操作，广泛应用于各种电子设备和系统中。

本文将介绍三种常见的基本运算电路：加法器、减法器和乘法器，并讨论它们的原理和应用。

2. 加法器加法器是最基本的运算电路之一，用于将两个二进制数字相加。

常见的加法器有半加器、全加器和Ripple Carry Adder。

2.1 半加器半加器是最简单的加法器，用于实现两个二进制位的加法运算。

它有两个输入：两个待相加的二进制位a和b，以及两个输出：和位s和进位位c_out。

半加器的真值表如下：a b s c_out0 0 0 00 1 1 01 0 1 01 1 0 12.2 全加器全加器是半加器的扩展，用于实现三个二进制位的加法运算。

除了输入位a和b之外，全加器还有一个输入位c_in，表示进位信号。

全加器的真值表如下：a b c_in s c_out0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 12.3 Ripple Carry AdderRipple Carry Adder是多个全加器的级联组合，用于实现多位数的加法运算。

它通过将进位位c_out连接到下一个全加器的c_in端，从而实现进位的传递。

Ripple Carry Adder的优点是实现简单，但是由于进位的串行传递，速度较慢。

因此，在高速计算要求的情况下，通常采用更快速的加法器，如Carry Lookahead Adder或Kogge-Stone Adder。

3. 减法器减法器是实现两个二进制数字相减的运算电路。

它可以通过将减法转化为加法来实现。

常见的减法器有半减器和全减器。

3.1 半减器半减器用于实现两个二进制位的减法运算。

它有两个输入：被减数位a和减数位b，以及两个输出：差位d和借位位b_out。

实验二组合逻辑电路实验一、实验目的1、掌握组合逻辑电路的分析方法2、验证半加器、全加器、半减器、全减器、奇偶校验器、原码/反码转换器逻辑功能。

二、设备及器件1、智能实验台2、万用表 1块3、74LSOO 四二输入与非门 3片4、74LS86 四二输入异或门 1片三、实验内容与步骤1、分析半加器的逻辑功能（1）用两片74LSOO按图2-1接线。

74LSOO芯片14脚接+5V，7脚接地。

图 2-1（2）写出该电路的逻辑表达式，列真值表（3）按表2-1的要求改变A、B输入，观测相应的S、C值并填入表2-1中。

（4）比较表2-1与理论分析列出的真值表，验证半加器的逻辑功能。

表2-12、分析全加器的逻辑功能（1）用三片74LSOO按图2-2接好线，74LSOO芯片14脚接+5V，7脚接地。

图2-2（2）分析该线路，写出Sn、Cn的逻辑表达式，列出其真值表。

（3）利用开关改变An、Bn、Cn-1的输入状态，借助指示灯或万用表观测Sn、Cn的值填入表2-2中。

（4）将表2-2的值与理论分析列出的真值表加以比较，验证全加器的逻辑功能。

3、分析半减器的逻辑功能（1）用两片74LSOO按图2-3接好线，74LSOO芯片14脚接+5V，7脚接地。

图 2-3（2）分析该线路，写出D、C的逻辑表达式，列出真值表。

（3）按表2-3改变开关A、B状态，观测D、C的值并填入表2-3中。

（4）将表2-3与理论分析列出的真值表进行比较，验证半减器的逻辑功能。

表 2.34、分析全减器的逻辑功能（1）用一片74LS86和两片74LSOO按图2-4接线。

各片的14脚接+5V，7脚接地。

图 2-4（2）分析该线路，写出Dn、Cn的逻辑表达式，列出真值表。

（3）按表2-4改变An、Bn、Cn-1的开关状态，借助万用表或指示灯观测输出Dn、Cn的状态并填入表2-4中。

（4）对比表2-4和理论分析列出的真值表，验证全减器的逻辑功能。

表 2-45、分析四位奇偶校验器的逻辑功能（1）用74LS86按图2-5接好线。

算术运算电路算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。

本节介绍加法运算和减法运算的逻辑电路。

一、半加器和全加器1.半加器半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。

两个1二进制的加法运算如下表所示，其中Ｓ表示和数Ｃ表示进位数。

由表中逻辑关系可见，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。

半加器就是实现下面这个真值表关系的电路。

由真值表可得逻辑表达式运用逻辑代数，可将上式变换成与非形式根据这两个表达式可得由与非门组成的半加器：因为半加和是异或关系，所以半加器也可利用一个集成异或门和与门来实现：图中右边是半加器的代表符号。

2.全加器全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表：其中Ai和Bi分别是被加数及加数,Ci-1为相邻低位来的进位数，Si 为本位和数（称为全加和）。

以及Ci为向相邻高位的进位数。

为了求出Si和Ci的逻辑表达式，首先分别画出Si和Ci的卡诺图：为了比较方便地获得与－或－非的表达式，采用包围0的方法进行化简得：据此可以画出1位全加器的逻辑图：二、多位数加法器1.串行进位加法器若有多位数相加，则可采用并行相加串行进位的方式来完成。

例如，有两个４位二进制数A3A2A1A0和B3B2B1B0相加，可以采用两片内含两个全加器或1片内含４个全加器的集成电路组成，其原理图如下图所示：由图可以看出，每1位的进位信号送给下1位作为输入信号，因此，任1位的加法运算必须在低1位的运算完成之后才能进行，这种进位方式称为串行进位。

这种加法器的逻辑电路比较简单，但它的运算速度不高。

为克服这一缺点，可以采用超前进位等方式。

2.超前进位集成４位加法器74LS283由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。

数字逻辑设计及应用课程设计组合逻辑电路课程设计四位二进制全加/全减器姓名：学号：指导教师：一、任务与要求使用74LS83构成4位二进制全加/全减器。

具体要求：1)列出真值表；2)画出逻辑图3)用Verilog HDL进行仿真二、设计思路1）原理分析：74LS83是四位二进制先行加法器，所以直接接入输入可以得到全加器，下面主要讨论四位二进制全减器的构造。

对于减法，可以作相应的代数转换编程加法，二进制减法也是如此，原理如下：这样就把减法变为了加法，而[]=，这里利用补码性质，具体实现方法就是：逐位取反并在最低权一位加上1。

在全减器中，进位输入Cin变为借位输出，所以要减去Cin，且全加器的输出端Cout为进位输出，全减器为借位输出，所以将So取反后即可得到全减器的借位输出。

在以上分析基础可知，可在全加器的基础上设计全减器。

四位二进制全加/全减器真值表如下：（因原始真值表行数太过庞大，列出部分真值的例子）真值表A3 A2 A1 A0 B3 B2 B1 B0 Co Bo S0 S1 S2 S3C/B0 0 1 0 0 1 0 1 0 1 0/1 1/1 1/0 1/1 01 0 1 1 1 1 1 0 1 1 1/1 0/1 0/0 1/1 00 1 1 0 0 0 1 1 0 0 1/0 0/0 0/1 1/1 01 1 1 1 0 0 1 1 1 0 0/1 0/1 1/0 0/0 00 0 1 0 0 1 0 1 0 1 1/1 0/1 0/0 0/0 11 0 1 1 1 1 1 0 1 1 1/1 0/1 1/0 0/0 10 1 1 0 0 0 1 1 0 0 1/0 0/0 1/1 0/0 11 1 1 1 0 0 1 1 1 0 0/1 0/0 1/1 1/1 1*表格后半部分内容，斜线前为全加结果，斜线后为全减结果*XOR门的函数为：，所以当EN=A=0时，得到F=B与第二输入相同，当EN=A=1时，F=B’与第二输入相反。

算术逻辑运算部件构造算术逻辑运算部件是指在计算机硬件中用于实现算术和逻辑运算的部件。

这些部件可以执行各种算术运算（如加法、减法、乘法、除法）和逻辑运算（如与、或、非）。

在计算机中，算术逻辑运算部件是非常重要的，它们负责执行各种数学运算和逻辑判断，是计算机运行的基础。

这些部件通常由逻辑门电路组成，可以实现各种复杂的数学运算和逻辑判断。

算术逻辑运算部件通常包括加法器、减法器、乘法器、除法器、逻辑门电路等。

这些部件可以单独使用，也可以组合在一起实现更复杂的功能。

下面来详细介绍一下几种常见的算术逻辑运算部件。

1. 加法器加法器是计算机中常用的算术逻辑运算部件之一，用于实现两个数的加法运算。

加法器一般由半加器和全加器组成。

半加器用于实现单位数的二进制加法，而全加器可以实现多位数的二进制加法。

加法器的输入是两个二进制数和一个进位位，输出是一个二进制数和一个进位位。

2. 减法器减法器也是计算机中常用的算术逻辑运算部件之一，用于实现两个数的减法运算。

减法器一般由半减器和全减器组成。

半减器用于实现单位数的二进制减法，而全减器可以实现多位数的二进制减法。

减法器的输入是两个二进制数和一个借位位，输出是一个二进制数和一个借位位。

3. 乘法器乘法器是计算机中用于实现两个数的乘法运算的部件。

乘法器可以实现各种乘法操作，如加法器和减法器一样，乘法器也可以由多个乘法位相加器组成。

乘法器的输入是两个二进制数，输出是一个二进制数。

4. 除法器除法器是计算机中用于实现两个数的除法运算的部件。

除法器需要实现除法的所有步骤，包括除法法则、被除数和除数的对齐、试商、加减、取商和取余等操作。

除法器的输入是一个二进制被除数和一个二进制除数，输出是一个二进制商和一个二进制余数。

5. 逻辑门电路逻辑门电路是计算机中用于实现逻辑运算的部件，包括与门、或门、非门等。

与门实现逻辑与运算，或门实现逻辑或运算，非门实现逻辑非运算。

逻辑门电路一般由晶体管、集成电路等元器件组成，可以实现各种逻辑运算。

实验二半加半减器的设计一、实验目的1、利用普通的门电路或使用译码器或使用数据选择器设计一个半加半减器。

二、实验仪器及器件1、数字电路试验箱，示波器2、虚拟器件：74LS197，74LS138,74LS00，74LS20，74LS151三、实验预习在proteus上进行了仿真实验，通过普通的门电路连接成半加半减器的逻辑电路。

在之后的课上了解了编码器和译码器以及数据选择器。

四、实验原理1、用普通门电路实现组合逻辑电路2、用译码器实现组合逻辑电路译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。

3、用数据选择器实现组合逻辑电路数据选择器的功能是从一组输入数据中选出某一个信号输出。

或称为多路开关。

五、实验内容首先，根据半加半减器的电路逻辑列出真值表：输入输出S A B Y C(进/借位) 74LS138对应输出位置0 0 0 0 0 Y00 0 1 1 0 Y10 1 0 1 0 Y20 1 1 0 1 Y31 0 0 0 0 Y41 0 1 1 1 Y51 1 0 1 0 Y61 1 1 0 0 Y7根据真值表画出Y和C卡诺图：Y:S\AB 00 01 11 100 1 11 1 1C:S\AB 00 01 11 100 11 1根据卡诺图可得逻辑表达式：Y=A⊕BC=(S⊕A)B然后，开始在数电实验箱上连接电路，我选择的芯片是：74LS197，74LS00，74LS20，74LS138.对于74LS197，先将CP1接连续脉冲，然后分别将Q1，Q2，Q3接到“0-1”显示器上检查电路是否正常，接着将Q3，Q2，Q1分别接到74LS138的S0,S1,S2作为八进制输入，Q3，Q2，Q1分别代表S,A,B。

根据真值表，Y在Y1,Y2,Y5,Y6处有高电平的输出，C在Y3，Y5处有高电平输出，分别将它们接入与非门芯片74LS20、74LS00即可得到Y和C的输出。

最后，将CP1，S,A,B,Y,C接入示波器得到下图：从上到下分别是CP1,B,A,S,C,Y.。

什么是电路中的减法器电路中的减法器是一种重要的电子元件，用于实现数字电路中的减法运算。

减法器可以在计算机、通信系统、测量仪器等多个领域中广泛应用。

本文将介绍减法器的工作原理、常见类型以及应用案例。

一、减法器的工作原理减法器是数字逻辑电路中的重要组成部分。

它能够将两个二进制数相减，输出它们的差值。

减法器通常由一组逻辑门电路组成，这些逻辑门的输入和输出根据其不同类型而有所差异。

常见的减法器类型包括全加器和半加器。

全加器由两个半加器和一个额外的逻辑门组成，用于处理进位问题。

半加器则只能处理没有进位的情况。

减法器利用这些基本的逻辑门来实现相应的减法运算。

二、减法器的类型1. 全减器全减器是一种能够处理有进位的减法运算的减法器。

它由三个输入端和两个输出端构成，分别为被减数、减数、进位输入和差值、借位输出。

全减器能够处理较复杂的减法运算，因为它具有更强的进位传递功能。

2. 半减器半减器是一种只能处理没有进位的减法运算的减法器。

它包含两个输入端和两个输出端，分别为被减数和减数输入，差值和借位输出。

半减器适用于处理简单的减法问题，但无法处理进位的情况。

3. 带借位减法器带借位减法器是一种结合了全加器和全减器的减法器。

它具有更强的逻辑功能，能够同时处理带进位和有借位的减法运算。

带借位减法器在处理复杂的减法问题时发挥着重要作用，因为它能够准确计算出减法运算结果的借位。

三、减法器的应用案例1. 计算机运算在计算机中，减法器被广泛用于实现算术运算单元。

算术运算单元是计算机的重要组成部分，用于执行各种数学运算，如加法、减法、乘法、除法等。

减法器在算术运算单元中的应用能够提高计算机的计算速度和精度。

2. 数字信号处理在数字信号处理系统中，减法器常被用于滤波、调制解调、编码解码等过程中。

通过使用减法器，可以实现信号的减法运算，从而提取或者改变原始信号中的特定信息。

减法器在数字信号处理中的应用能够提高信号处理的效果和精度。

3. 逻辑电路设计在逻辑电路设计中，减法器用于构建各种复杂的数字逻辑电路。

实验二半加器、全加器及其应用班级: 学号：姓名：一、实验目的1、掌握全双进位全加器74LS183和四位二进制超前进位全加器74LS283的逻辑功能。

2、熟悉集成加法器的使用方法。

3、了解算术运算电路的结构。

二、实验设备数字电路实验箱，数字万用表，74LS00,74LS86，基本门电路。

三、实验原理计算机最基本的任务之一是进行算数，在机器中四则运算——加、减、乘、除——都是分解成加法运算进行的，因此加法器便成为计算机中最基本的运算单元。

1.半加器原理两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。

表2.6.1是半加器的真值表，图a为半加器的符号，A表示被加数，B表示加数，S表示半加和，C表示向高位的进位。

从二进制数加法的角度看，真值表中只考虑了两个加数本身，没有考虑低位来得进位，这就是半加器的由来。

由真值表可得半加器逻辑表达式（a）半加器符号（b）全加器符号2.全加器原理全加器能进行加数、被加数和低位来的进位信号相加，并根据求和的结果给出该位的进位信号。

图b为全加器的符号，如果用Ai,Bi表示A，B两个数的第i位，Ci-1表示为相邻低来的进位数，Si表示为本位和数（成为全加和），Ci表示为相邻高位的进位数。

可以很容易的求出S、C的简化函数表达式。

表2.6.2是全加器的真值表用一位全加器可以构成多位加法电路。

由于每一位加法的结果必须等到低一位的进位产生后才能产生（这种结构称为串行进位加法器），因而运算速度很慢。

为了提高运算速度，制成了超前进位那加法器。

这种电路各进位信号的产生只需经历一级与非门和一级或非门的延迟时间，比串行进位的全加器大大缩短了时间。

四、实验内容1、实现半加/半减器用异或门74LS86和与非门74LS00组成半加/半减器，当控制信号M=0时实现半加器功能，当控制信号M=1时实现半减器功能。

2.实现全加/全减器用74LS86和若干与非门组成全加/全减器，当控制信号M=0时实现全加器功能，当控制信号M=1时实现全减器功能。

实验四 全加器一、 说明相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。

相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。

全加器的逻辑表达式为：1111n n n n n n n n n n n n n S A B C A B C A B C A B C ----=+++ 11n n n n n n n C A B B C A C --=++它有三个输入端A n 、B n 、C n-1。

C n-1为低位来的进位输入端，两个输入端C n 、S n 。

两个多位数相加时每一位都是带进位相加，所以必须用全加器。

这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。

74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。

全加器除完成加法运算以外，还可用来产生组合逻辑函数。

若某一逻辑函数的输出恰好等于输入代码表示的数值加上另外一个常数或由同一组输入变量组成的代码时，使用全加器往往会得到十分简单的设计效果。

二、 实验仪器与材料1． RXB-1B 数字电路实验箱 2． 器件74LS54 4路2-3-3-2输入与或非门 74LS283 4位二进制超前进位全加器74LS48 4线至七段译码器/驱动器（BCC 输入，有上拉电阻） 共阴极七段显示数码管三、 实验任务任务一：四位二进制全加器74LS283功能测试自行设计实验电路和记录表格。

输入端接数字电路实验箱的逻辑开关、输出端接数字电路实验箱的电平指示灯，观察输出结果Sn 及进位Cn ，并记录下来。

2 2 2 1 1 1 0图2.3.1 74LS283 引脚排列图任务二：用全加器74LS283设计一个代码转换电路，把四位余3码用十进制数在LED 七段数码管上显示出来。

（一）设计方法提示（1）通过余3码与8421BCC码对应关系（如表2.3.1所示）找出两种制之间的关系，从而得到码制变换电路。

半减器的逻辑表达式
【实用版】
目录
1.半减器的定义与作用
2.半减器的逻辑表达式
3.半减器的应用示例
正文
半减器（Half Adder）是一种数字逻辑电路，用于实现两个二进制数的加法运算，并输出它们的和与进位（Carry）信号。

在计算机科学和电子工程领域，半减器广泛应用于数字信号处理、数据传输和存储等场景。

半减器的逻辑表达式如下：
Y = A⊕B ⊕ C_in
C_out = AB ⊕ C_in
其中，A 和 B 为输入的两个二进制数，C_in 为输入的进位信号，Y 为两个二进制数的和，C_out 为输出的进位信号。

逻辑表达式中的⊕表示异或（XOR）运算，表示与（AND）运算。

下面是一个简单的半减器应用示例：
假设有两个二进制数 A（1010）和 B（1101），我们需要对它们进行加法运算。

首先，将 A 和 B 的每一位进行异或运算，得到 Y（0111）和 C_out（0010）。

然后，将 A 和 B 的每一位进行与运算，得到 C_in （0010）。

最后，将 Y 和 C_in 进行异或运算，得到两个二进制数的和（1111）和输出的进位信号（0010）。

总之，半减器在数字逻辑电路中具有重要作用，通过实现两个二进制数的加法运算，为后续的数据处理和传输提供便利。