第八章 Xilinx操作系统及库

PetaLinux 操作系统特点和结构及其移植方法
随着性能的逐渐提高以及成本的不断降低，FPGA 在嵌入式领域的应用日益广泛。

本文介绍了PetaLinux 操作系统的特点和目录结构，并分析了基于MLD 的BSP 自动生成技术，最后总结了PetaLinux 操作系统移植的具体方法。

这对设计基于MicroBlaze 处理器的嵌入式系统具有重要指导意义。

FPGA 生产商Xilinx 公司提供了全面的嵌入式处理器解决方案，包括PowerPC、MicroBlaze 和PicoBlaze 三款RISC 结构的处理器核。

其中，MicroBlaze 是32 位嵌入式软核处理器解决方案，支持CoreConnect 总线的标准外设集合，具有兼容性、可配置性以及重复利用性，能够根据成本和性能
要求提供高性价比的处理性能。

支持MicroBlaze 处理器的嵌入式操作系统很多，比如uc／osII、BuleCat ME Linux、RTA MB、ThreadX、PetaLinux 等等。

本文介绍了PetaLogix 公司发布的PetaLinux 操作系统，并分析了Xilinx 公司所使用BSP 自动生成技
术。

最后总结出PetaLinux 操作系统在MicroBlaze 平台上的移植方法和步
骤。

第0篇Xilinx FPGA开发环境的配置一、配置Modelsim ISE的Xilinx的仿真库1、编译仿真库:A、先将Modelsim安装目录C=Modeltech_6.2b下面的modelsim.ini改成存档格式(取消只读模式);B、在DOS环境中，进入Xilinx的根目录，然后依次进入bin，nt目录;C、运行compxlib -s mti_se -f all -l all -oC:Modeltech_6.2bxilinx_libs。

注意:需要根据你安装的modelsim目录更改C:Modeltech_6.2b 然后就Ok了，就可以的ISE中启动Modelsim进行所有的仿真了。

2、如何在Xilinx ISE中使用Modelsim ISE，Synplify进行综合和仿真:A、打开Xilinx ISE，新建一个Project;①、在菜单File中选择“New Project”，弹出如下的对话框:②、输入Project名称，并选择好Project保存的路径，然后下一步:字串3按照上边的参数进行设置(针对于Spatan 3E的开发板)，然后单击下一步，进入到后面的界面:③、单击“New Source”按钮，并按照下面的设置来操作:④、参照下面的参数，进行设置，然后一直选择默认选项，一直到完成。

最后生成的项目界面如下图所示:B、输入代码，然后用Synplify综合:①、参考代码:entity Count iSPort(CLK :in STD_LOGIC;RESET :in STD_LOGIC;LOAD :in STD_LOGIC;DATA IN:in STD_LOGIC_VECTOR(3 downto 0);字串9Qout :out STD_LOGIC_VECTOR(3 downto 0));end Count;architecture Behavioral of Count issignal tmpCount:STD_LOGIC_VECTOR(3 downto 0);beginprocess(CLK,RESET,LOAD)beginif RESET='1' thentmpCount<="0000";elseif LOAD='1' thentmpCount<=DATA_IN;elsif CLK'event and CLK='1' thentmpCount<=tmpCount+1;end if;end if;end process; 字串6Qout<=tmpCount:end Behavioral;②、双击Processes窗口里面的“Synthesize-Synplify”进行综合③、在“Transcript”窗口中的可以看到综合的信息。

XILINX之RAM使用指南（加个人总结）一、 RAM 分类XILINX 的 RAM 可分为三种，分别是：单口 RAM，简化双口 RAM 和真双口RAM。

如下图所示：图1 单口 RAM图2 简化双口 RAM A 口写入数据，B 口读数据图3 真双口 RAM A,B 任意一个口都可以读写数据，可从 A 写入，B 读数据二、选择数据位宽和深度Block RAM 的数据位宽为 1-1152bit，深度取决于所选择 FPGA 器件中block 的数量。

超出地址范围之外的写操作，写进去的数据不会与存储器件中的数据冲突。

读超出地址范围之外数据将会返回无效数据。

注意，当对超出范围的地址进行操作的时候，不能置位 set 或 reset 信号，因为这仍然会读出无效数据。

三、操作模式每个端口的操作模式决定了此端口的读和写之间关系。

端口 A 和 B 可以独立配置为以下三种模式中任一模式：写优先模式，读优先模式，不改变模式。

这些模式详解见下面。

当 A 和 B 端口地址有冲突时，操作模式就会影响 A 和B 口之间关系。

1．写优先模式(write first mode)：在写优先模式中，输入数据被自动写入存储器件中，并且出现在数据输出端口。

时序见下图。

这种传输模式增强了在同一端口写操作时使用数据输出总线的灵活性。

（即输入数据的同时自动写进存储器和驱动数据到数据输出端）图4 写优先操作模式2．读优先模式(read first mode)：在读优先模式中，预先存储在写地址中的数据会被输出，而输入数据被存入存储器件中。

这种模式见下图。

（即以前写进当前写地址的数据出现在数据输出端，此时输入的数据被保存到存储器中）图5 读优先模式3．不改变模式(no-change mode)：在不改变模式中，输出锁存在写操作时候保持不变，见下图。

在同一端口的写操作不会对数据输出端口产生影响，输出仍然是以前的读数据。

（即输出锁存器保持不改变在写操作期间。

Xilinx CPLD系列产品1.1 简介Xilinx CPLD 系列器件包括XC9500系列器件、CoolRunner XPLA 和CoolRunner-Ⅱ系列器件。

Xilinx CPLD器件可使用Foundation或ISE开发软件进行开发设计，也可使用专门针对CPLD器件的Webpack开发软件进行设计。

1.1.1 XC9500系列CPLD器件Xilinx 公司的CPLD器件被广泛地应用在通信系统、网络、计算机系统及控制系统等电子系统中。

XC9500系列CPLD器件的t PD最快达3.5ns，宏单元数达288个，可用门数达6400个，系统时钟可达到200MHz。

XC9500系列器件采用快闪存储技术（FastFLASH），与E2CMOS 工艺相比，功耗明显降低。

XC9500系列产品均符合PCI总线规范；含JTAG测试接口电路，具有可测试性；具有在系统可编程（In System Programmable，ISP）能力。

XC9500系列器件分XC9500 5V器件、XC9500XL 3.3V器件和XC9500XV 2.5V器件3种类型，XC9500系列可提供从最简单的PAL综合设计到最先进的实时硬件现场升级的全套解决方案。

表1-1~表1-3分别列出了XC9500、XC9500XL和XC9500XV系列器件的基本特征。

表1-4~表1-6则分别列出了XC9500、XC9500XL和XC9500XV器件的封装和I/O引脚数。

其中f CNT代表16位计数器操作频率，f sys表示一般目标系统设计中生成多重功能块所需的内部操作频率。

表1-1 XC9500系列器件特征表1-2 XC9500XL系列器件特征表1-3 XC9500XV系列器件特征表1-4 XC9500 CPLD封装及I/O引脚数·7·表1-6 XC9500XV CPLD封装及I/O引脚数（不包括4个专用JTAG引脚）XC9500系列产品采用第二代“支持ISP”的引脚锁定结构，它拥有一个54bit输入函数块，使用户可以在进行多种改变的同时保持输出引脚固定。

Xilinx ISE 使用入门手册1发布日期：2009-3-6 13:06:10文章来源：搜电浏览次数：58111、ISE的安装现以ISE 5.2i为例介绍Xilinx ISE Series的安装过程。

1）系统配置要求ISE 5.2i推荐的系统配置与设计时选用的芯片有关。

因为在综合与实现过程中运算量非常大，所以对系统配置要求很高。

为了提高综合、仿真、实现过程的速度，对于计算机的CPU的主频、主板和硬盘的工作速度，尤其是内存大小配置都有非常高的要求。

在ISE 5.2i支持的所有Xilinx的FPGA/CPLD中，要求最低的Spartan II和XC9500/XL/XV等系列需要的内存和虚拟内存推荐值均达到128MB，而对于Virtex-II XC2V8000来说，需要的内存和虚拟内存推荐值均高达3GB。

2）ISE 5.2i的安装以中文版Windows XP操作系统为例加以说明。

（1）启动Windows XP，插入ISE5.2i安装光盘，自动或选择执行Install.exe，安装界面如图4.25所示。

图4.25 ISE5.2i安装界面（2）单击此时安装界面上的操作选择“下一步”直到出现图示对话框，输入有效的Registration ID。

之后单击“下一步”选择安装路径；再之后点击“下一步”，会弹出图4.26的对话框，可以选择器件模型。

图4.26 器件模型选择对话框（3）点击“下一步”，如图4.27所示，可以选择器件种类。

图4.27 器件种类选择对话框通过以上步骤后，可根据具体情况来选择，继续“下一步”即可完成安装。

安装完成后，环境变量应作如下描述：若操作系统是Windows NT/2000/XP，选择开始－>控制面板－>系统－>选项－>系统－>高级－>环境变量，在环境变量中加入：变量名：Xilinx变量值：C：Xilinx（即安装路径）具体设置如图4.28所示。

图4.28 环境变量设置操作图3）安装第三方软件在PC上安装完ISE之后，还需要安装第三方仿真软件，如ModelSim等。

Xilinx FPGA 的配置模式 281 FPGA 上相连的SPI 器件进行编程。

这个流程与FPGA 配置流程基本一致。

在编程时间上，一般而言，64M 的器件需要花费一分钟左右的时间。

三、 直接在系统编程
Xilinx 有一个称为 XSPI 的软件工具，可用于SPI FLASH 直接在系统编程。

XSPI 工具只需要 Xilinx 并行下载线或 USB 下载线的支持和一台PC 机。

8.1.7 高级配置模式──BPI
BPI 模式是Xilinx 的FPGA 支持的一种新的快速配置模式，它被用来配置较新的FPGA 器件。

这种模式的接口类似SRAM ，支持8位/16位宽的NOR FLASH PROM 器件。

值得注意的是NAND FLASH （常用于数码产品数据存储）并不能作为BPI 配置的存储器来使用。

Spartan-3E 器件BPI 模式配置的连接如图8-24所示。

图8-24 Spartan-3E 器件BPI 模式连接示意图
与SPI 模式类似，BPI 模式也支持在系统间接编程。

在ISE 9.2.02i 之后的软件中，用户可以使用iMPACT 软件对连接在FPGA 上的BPI FLASH 进行编程。

在编程过程中，FPGA 首先被配置为一个特殊的烧录器，然后由JTAG 口通过FPGA 将数据写入BPI FLASH 。

BPI 模式的配置时序如图8-25所示。

Xilinx® Virtex™-5 FXT Evaluation KitUser GuideTable of Contents1.0Introduction (4)1.1Description (4)1.2Board Features (4)1.3Test Files (4)1.4Reference Designs (5)1.5Ordering Information (5)2.0Functional Description (6)2.1Xilinx Virtex-5 FX30T FPGA (6)2.2Memory (6)2.2.1DDR2 SDRAM Interface (7)2.2.2Flash Memory (10)2.3Clock Sources (10)2.4Communication (12)2.4.1.110/100/1000 Ethernet PHY (12)2.4.1.2Universal Serial Bus (USB) to UART Bridge Transceiver (14)2.4.1.3RS232 (14)2.5User Switches (15)2.6User LEDs (16)2.7Configuration and Debug Ports (16)2.7.1Configuration Modes (16)2.7.2System ACE™ Module Connector (17)2.7.3JTAG Port (PC4) (18)2.7.4CPU Debug Port (19)2.7.5CPU Trace Port (19)2.8Power (20)2.8.1FPGA I/O Voltage (Vcco) (20)2.8.2FPGA Reference Voltage (Vref) (21)2.9Expansion Connectors (21)2.9.1EXP Interface (21)3.0Test Designs (24)3.1Factory Test (24)3.2Ethernet Test (24)3.3USB UART Test (24)4.0Revisions (25)Appendix A (26)FiguresFigure 1 - Virtex-5 FXT Evaluation Board Picture (5)Figure 2 - Virtex-5 FXT Evaluation Board Block Diagram (6)Figure 3 - Virtex-5 FXT Evaluation Board Memory Interfaces (7)Figure 4 - DDR2 SDRAM Interface (7)Figure 5 - Clock Nets Connected to Global Clock Inputs (11)Figure 6 - 10/100/1000 Mb/s Ethernet Interface (12)Figure 7 - USB to UART Transceiver Interface (14)Figure 8 - RS232 Interface (15)Figure 9 - SAM Interface (50-pin header) (17)Figure 10 - PC4 JTAG Port Connector (18)Figure 11 - CPU Debug Connector (19)Figure 12 - CPU Trace Connector (19)Figure 13 – Virtex-5 FXT Evaluation Board Power (20)Figure 14 - EXP I/O Voltage Jumpers (21)Figure 15 - Virtex-5 FXT Evaluation Board Placement (26)TablesTable 1 - Ordering Information (5)Table 2 - XC5FX30T Features (6)Table 3 - DDR2 SDRAM Timing Parameters (8)Table 4 - Virtex-5 FXT DDR2 FPGA Pinouts (9)Table 5 - Virtex-5 Flash Memory Pinout (10)Table 6 - On-Board Clock Sources (11)Table 7 - Clock Socket "U12" Pin-out (11)Table 8 - User Clock Input (12)Table 9 - Ethernet PHY Hardware Strapping Options (13)Table 10 - Ethernet PHY Pin Assignments (14)Table 11 - USB to UART Interface FPGA Pin-out (14)Table 12 - RS232 Signals (15)Table 13 - Push-Button Pin Assignments (15)Table 14 - DIP Switch Pin Assignments (16)Table 15 - LED Pin Assignments (16)Table 16 - FPGA Configuration Modes (16)Table 17 - SAM Interface Signals (18)Table 18 - V5FX30T I/O Bank Voltages (20)Table 19 - EXP Connector Signals (22)Table 20 - EXP Connector "JX1" Pin-out (23)1.0 IntroductionThe purpose of this manual is to describe the functionality and contents of the Virtex-5 FXT Evaluation Kit from Avnet Electronics Marketing. This document includes instructions for operating the board, descriptions of the hardware features and explanations of the test code programmed in the on-board flash.1.1 DescriptionThe Virtex-5 FXT Evaluation Kit provides a complete hardware environment for designers to accelerate their time to market.The kit delivers a stable platform to develop and test designs targeted to the advanced Xilinx FPGA family. The installed Virtex-5 FX30T device offers a prototyping environment to effectively demonstrate the enhanced benefits of leading edge Xilinx FPGA solutions. Reference designs are included with the kit to exercise standard peripherals on the development board for a quick start to device familiarization.Features1.2 BoardFPGA— Xilinx Virtex-5 XC5VFX30T-FF665 FPGAI/O Connectors— One EXP general-purpose I/O expansion connectors— One 50-pin 0.1” Header supports Avnet System ACE Module (SAM)— 16-pin 0.1” CPU debug header— Mictor CPU Trace Port— User Clock Inputs via Differential SMA ConnectorsMemory— 64 MB DDR2 SDRAM— 16 MB FLASHCommunication— RS-232 serial port— USB-RS232 Port— 10/100/1000 Ethernet PHYPower— Regulated 3.3V, 2.5V, and 1.0V supply voltages derived from an external 5V supply— DDR2 termination (0.9V) and supply/reference voltage (1.8V) regulator.Configuration— Xilinx Parallel Cable IV or Platform USB Cable support for JTAG Programming/Configuration— 16MB Intel BPI FlashFiles1.3 TestThe flash memory on the Virtex-5 FX30T Evaluation Board comes programmed with a factory test design that can be used as base tests for some of the peripherals on the board. The test designs listed below are discussed in Section 3.0. The factory test will test the following interfaces/peripherals:— DDR2 memory— Flash memory— User LEDs— User push-buttonsOther factory test designs for testing the Ethernet and USB-RS232 interfaces are available on the Avnet Design Resource Center web site (/drc).1.4 ReferenceDesignsReference designs that demonstrate some of the potential applications of the board can be downloaded from the Avnet Design Resource Center (/drc). The reference designs include all of the source code and project files necessary to implement the designs. See the PDF document included with each reference design for a complete description of the design and detailed instructions for running a demonstration on the evaluation board. Check the DRC periodically for updates and new designs.Figure 1 - Virtex-5 FXT Evaluation Board Picture1.5 OrderingInformationThe following table lists the development kit part number.Internet link at /drcPart Number HardwareAES-V5FXT-EVL30-G Xilinx Virtex-5 FXT Kit populated with an XC5VFX30T-1 speed grade deviceTable 1 - Ordering Information2.0 Functional DescriptionA high-level block diagram of the Virtex-5 FXT Evaluation board is shown below followed by a brief description of each sub-section.Figure 2 - Virtex-5 FXT Evaluation Board Block Diagram2.1 Xilinx Virtex-5 FX30T FPGAThe Virtex-5 FX30T FPGA features 4 DCMs, 2 PLLs, and 1.25 Gbps LVDS I/O. The following table shows some other main features of the FF676 package.Device Number ofSlices BlockRAM(Kb)DSP48ESlicesXC5VFX30T 5,120 2,448 64Table 2 - XC5FX30T FeaturesPlease refer to the Virtex-5 FX30T Data sheet for a complete detailed summary of all device features.324 of the 360 available I/O on the Virtex-5 FX30T device are used in the design.2.2 MemoryThe Virtex-5 FXT Evaluation Board is populated with both high-speed RAM and non-volatile Flash to support various types of applications. The board has 64 Megabytes (MB) of DDR2 SDRAM and 16 MB of Flash. The following figure shows a high-level block diagram of the memory interfaces on the evaluation board. If additional memory is necessary for development, check the Avnet Design Resource Center (DRC) for the availability of EXP compliant daughter cards with expansion memory (sold separately). Here is the link to the DRC web page: /drc.Figure 3 - Virtex-5 FXT Evaluation Board Memory Interfaces2.2.1 DDR2 SDRAM InterfaceTwo Micron DDR2 SDRAM devices, part number MT47H16M16BG-5E, make up the 32-bit data bus. Each device provides 32MB of memory on a single IC and is organized as 4 Megabits x 16 x 4 banks (256 Megabit). The device has an operating voltage of 1.8V and the interface is JEDEC Standard SSTL_2 (Class I for unidirectional signals, Class II for bidirectional signals). The -5E speed grade supports 5 ns cycle times with a 3 clock read latency (DDR2-400). DDR2 On-Die-Termination (ODT) is also supported. The following figure shows a high-level block diagram of the DDR SDRAM interface on the Virtex-5 FXT Evaluation Board.Figure 4 - DDR2 SDRAM InterfaceThe following table provides timing and other information about the Micron device necessary to implement a DDR2 memory controller.MT47H16M16BG-5E: Timing Parameters Time (ps) orNumberLoad Mode Register time (TMRD) 25000Write Recovery time (TWR) 15000Write-to-Read Command Delay (TWTR) 1Delay between ACT and PRE Commands (TRAS) 90000Delay after ACT before another ACT (TRC) 65000Delay after AUTOREFRESH Command (TRFC) 115000Delay after ACT before READ/WRITE (TRCD) 25000Delay after ACT before another row ACT (TRRD) 15000Delay after PRECHARGE Command (TRP) 20000Refresh Command Interval (TREFC) 115000Avg. Refresh Period (TREFI) 7800000Memory Data Width (DWIDTH) (x2 devices) 32Row Address Width (AWIDTH) 13Column Address Width (COL_AWIDTH) 9Bank Address Width (BANK_AWIDTH) 2Memory Range (64 MB total) 0x3FFFFFFTable 3 - DDR2 SDRAM Timing ParametersThe following guidelines were used in the design of the DDR2 interface to the Virtex-5 FX30T FPGA. These guidelines are based on Micron recommendations and board level simulation.•Dedicated bus with matched trace lengths (+/- 100 mils)•Memory clocks routed differentially•50 ohm* controlled trace impedance•Series termination on bidirectional signals at the memory device•Parallel termination following the memory device connection on all signals•100 ohm* pull-up resistor to the termination supply on each branch of shared signals (control, address)•Termination supply that can source both termination and reference voltages.* Ideal impedance values. Actual may vary.Some of the design considerations were specific to the Virtex-5 architecture. For example, the data strobe signals (DQS) were placed on Clock Capable I/O pins in order to support data capture techniques utilizing the SERDES function of the Virtex-5 I/O blocks. The appropriate DDR2 memory signals were placed in the clock regions that correspond to these particular Clock Capable I/O pins.The DDR2 signals are connected to I/O Banks 11 and 13 of the Virtex-5 FX30T FPGA. The output supply pins (VCCO) for Banks 11 and 13 are connected to 1.8 Volts. This supply rail can be measured at test point TP5, which can be found in the area around the power modules. The reference voltage pins (VREF) for Banks 11 and 13 are connected to the reference output of the Texas Instruments TPS51116 DDR2 Power Solution Regulator. This rail provides the voltage reference necessary for the SSTL_2 I/O standard as well as the termination supply rail. The termination voltage is 0.9 Volts and can be measured at test point TP6.The following table contains the FPGA pin numbers for the DDR2 SDRAM interface.Signal Name Virtex-5 pin Signal Name Virtex-5 pinDDR_A0 U25 DDR_D0 R22DDR_A1 T25 DDR_D1 R23DDR_A2 T24 DDR_D2 P23DDR_A3 T23 DDR_D3 P24DDR_A4 U24 DDR_D4 R25DDR_A5 V24 DDR_D5 P25DDR_A6 Y23 DDR_D6 R26DDR_A7 W23 DDR_D7 P26DDR_A8 AA25 DDR_D8 M26DDR_A9 AB26 DDR_D9 N26DDR_A10 AB25 DDR_D10 K25DDR_A11 AB24 DDR_D11 L24DDR_A12 AA23 DDR_D12 K26DDR_D13J26J25 DDR_D14DDR_BA0 U21 DDR_D15 N21DDR_BA1 V22M21 DDR_D16DDR_CS# AD24 DDR_D17 J23ODT AF24 DDR_D18 H23H22 DDR_D19DDR_WE# AA22 DDR_D20 G22DDR_RAS# Y22 DDR_D21 F22DDR_CAS# W24 DDR_D22 F23DDR_CLKEN T22 DDR_D23 E23G24DM0 U26 DDR_D24F24DM1 N24 DDR_D25G25DM2 M24 DDR_D26DM3 M25 DDR_D27H26G26 DDR_D28DQS0 P,N W26, W25 DDR_D29 F25DQS1 P,N L23, L22 DDR_D30 E25DQS2 P,N K22, K23 DDR_D31 E26DDR2_CLK0 P,N V21, W21DDR2_CLK1 P,N N22, M22Table 4 - Virtex-5 FXT DDR2 FPGA PinoutsMemory2.2.2 FlashThe Virtex-5 FXT Evaluation Board has 16 MB of non-volatile flash memory on board. The flash device is made by Intel,part number: PC28F128P30T85. The flash memory interface utilizes a 16-bit data bus and can be accessed directly without any external hardware settings or jumpers. See the following table for the flash memory to Virtex-5 pinout.Signal Name Virtex-5 Pin Signal Name Virtex-5 PinFLASH_A0 Y11 FLASH_D0 AA15FLASH_A1 H9 FLASH_D1 Y15FLASH_A2 G10 FLASH_D2 W14FLASH_A3 H21 FLASH_D3 Y13FLASH_A4 G20 FLASH_D4 W16FLASH_A5 H11 FLASH_D5 Y16FLASH_A6 G11 FLASH_D6 AA14FLASH_A7 H19 FLASH_D7 AA13FLASH_A8 H18 FLASH_D8 AB12FLASH_A9 G12 FLASH_D9 AC11FLASH_A10 F13 FLASH_D10 AB20FLASH_A11 G19 FLASH_D11 AB21FLASH_A12 F18 FLASH_D12 AB11FLASH_A13 F14 FLASH_D13 AB10FLASH_A14 F15 FLASH_D14 AA20FLASH_A15 F17 FLASH_D15 Y21FLASH_A16 G17FLASH_A17 G14 FLASH_CE# Y12FLASH_A18 H13 FLASH_OE# AA12FLASH_A19 G16 FLASH_WE# AA17FLASH_A20 G15 FLASH_RST# D13FLASH_A21 Y18 FLASH_BYTE# Y17FLASH_A22 AA18 FLASH_WAIT# D16FLASH_A23 Y10 FLASH_ADV# F19FLASH_A24 W11Table 5 - Virtex-5 Flash Memory PinoutSources2.3 ClockThe Virtex-5 FXT Evaluation Board includes all of the necessary clocks on the board to implement designs as well as providing the flexibility for the user to supply their own application specific clocks. The clock sources described in this section are used to derive the required clocks for the memory and communications devices, and the general system clocks for the logic design. This section also provides information on how to supply external user clocks to the FPGA via the on-board connectors and oscillator socket.The following figure shows the clock nets connected to the I/O banks containing the global clock input pins on the Virtex-5 FX30T FPGA. Ten out of the twenty global clock inputs of the Virtex-5 FPGA are utilized on the board as clock resources. The other global clock inputs are used for user I/O. It should be noted that single-ended clock inputs must be connected to the P-side of the pin pair because a direct connection to the global clock tree only exists on this pin. The I/O voltage (VCCO) for Bank 3 is set at 3.3V. Bank 4 is jumper selectable via JP2 to either 2.5V or 3.3V. In order to use the differential clock inputs as LVDS inputs, the VCCO voltage for the corresponding bank must be set for 2.5V since the Virtex-5 FPGA does not support 3.3V differential signaling. Single-ended clock inputs do not have this restriction and may be either 2.5V or 3.3V. The interface clocks and other I/O signals coming from 3.3V devices on the board are level-shifted to the appropriate VCCO voltage by CB3T standard logic devices prior to the Virtex-5 input pins.Figure 5 - Clock Nets Connected to Global Clock InputsThe on-board 100MHz oscillator provides the system clock input to the global clock tree. This single-ended, 100 MHz clock can be used in conjunction with the Virtex-5 Digital Clock Managers (DCMs) to generate the various processor clocks and the clocks forwarded to the DDR SDRAM devices. The interface clocks supplied by the communications devices are derived from dedicated crystal oscillators.Reference# Frequency Derived InterfaceClock Derived Frequency Virtex-5 pin#U11 100 MHz CLK_100MHZ 100 MHz E18 U12 (sckt) User defined User Defined User Defined E13 J2, J5User DefinedUser Defined User Defined AB15. AB16GMII_RX_CLK E20GMII_TX_CLK 2.5, 25, 125 MHzE17 Y125 MHz GBE_MCLK 125 MHz F20Table 6 - On-Board Clock SourcesThe clock socket is an 8-pin DIP clock socket that allows the user to select an oscillator of choice. The socket is a single-ended, LVTTL or LVCMOS compatible clock input to the FPGA that can be used as an alternate source for the system clock.Signal Name Socket pin#Enable 1 GND 4 Output 5 VDD 8 Table 7 - Clock Socket "U12" Pin-outNet Name Input Type Connector.pin# Virtex-5 pin#clock U16.5 E13CLK_SOCKET GlobalTable 8 - User Clock Input2.4 CommunicationThe Virtex-5 FX30T FPGA has access to Ethernet and RS232 physical layer transceivers for communication purposes. Network access is provided by a 10/100/1000 Mb/s Ethernet PHY, which is connected to the Virtex-5 via a standard GMII interface. The PHY connects to the outside world with a standard RJ45 connector (J1) and is located in the upper right corner of the board.A USB compatible RS232 transceiver is available for use as well. The USB Type B peripheral connector (JR1) is mounted on the top right corner of the board. A second, standard DB9 Serial port (P1) to the embedded processor or FPGA fabric is provided through a dual-channel RS232 transceiver.2.4.1 10/100/1000 Ethernet PHYThe PHY is a National DP83865DVH Gig PHYTER® V. The DP83865 is a low power version of National’s Gig PHYTER V with a 1.8V core voltage and 3.3V I/O voltage. The PHY also supports 2.5V I/O, but the 2.5V option is used on the board. The PHY is connected to a Tyco RJ-45 jack with integrated magnetics (part number: 1-6605833-1). The jack also integrates two LEDs and their corresponding resistors as well as several other passive components. External logic is used to logically OR the three link indicators for 10, 100 and 1000 Mb/s to drive a Link LED on the RJ-45 jack. The external logic is for the default strap options and may not work if the strap options are changed. Four more LEDs are provided on the board for status indication. These LEDs indicate lnk at 10 Mb/s, link at 100 Mb/s, link at 1000 Mb/s and Full Duplex operation. The PHY clock is generated from its own 25 MHz crystal. The following figure shows a high-level block diagram of the interface to the DP83865 Tri-mode Ethernet PHY.Figure 6 - 10/100/1000 Mb/s Ethernet InterfaceThe PHY address is set to 0b00001 by default. PHY address 0b00000 is reserved for a test mode and should not be used. Three-pad resistor jumpers are used to set the strapping options. These jumper pads provide the user with the ability to change the settings by moving the resistors. The strapping options are shown in the following table. The dual-function pins that are used for both a strapping option and to drive an LED, have a set of two jumpers per pin. The dual-function pins are indicated by an asterisk in the table.Function Jumper InstallationResistorMode EnabledJT4: pins 1-2 JT5: pins 1-2 0 ohm 0 ohm Auto-negotiation enabled (default) Auto-Negotiation*JT4: pins 2-3 JT5: pins 2-3 0 ohm 0 ohm Auto-negotiation disabled JT8: pins 1-2 JT9: pins 1-2 0 ohm 0 ohm Full Duplex (default) Full/Half Duplex*JT8: pins 2-3 JT9: pins 2-30 ohm 0 ohm Half DuplexSpeed 1*JT1: pins 1-2 JT2: pins 1-20 ohm 0 ohmSpeed 0*JT1: pins 1-2 JT2: pins 1-20 ohm 0 ohm Speed Selection: (Auto-Neg enabled) Speed1 Speed0 Speed Advertised1 1 1000BASE-T, 10BASE-T 1 0 1000BASE-T0 1 1000BASE-T, 100BASE-TX0 0 1000BASE-T, 100BASE-TX, 10BASE-TDefault: 1000BASE-T, 100BASE-TX, 10BASE-T JT9: pins 1-2 JT10: pins 1-2 0 ohm 0 ohm PHY Address 0b00001 (default) PHY address 0*JT9: pins 2-3 JT10: pins 2-3 0 ohm 0 ohm PHY Address 0b00000JT6: pins 1-2 Compliant and Non-comp. Operation (default) Non-IEEE Compliant Mode JT6: pins 2-3 1 K 1 K Inhibits Non-compliant operation JT10: pins 1-2 Straight Mode (default) Manual MDIX Setting JT10 pins 2-3 1 K 1 K Cross-over ModeJT11: pins 1-2 Automatic Pair Swap – MDIX (default)Auto MDIX Enable J11: pins 2-3 1 K 1 K Set to manual preset – Manual MDIX Setting (JT12) JT7: pins 1-2 Single node – NIC (default)Multiple Node Enable JT7: pins 2-3 1 K 1 K Multiple node priority – switch/hubJT3: pins 1-2 CLK_TO_MAC output enabled (default) Clock to MAC EnableJT3: pins 2-31 K 1 KCLK_TO_MAC output disabledTable 9 - Ethernet PHY Hardware Strapping OptionsThe default options as indicated in Table 23 are Auto-Negotiation enabled, Full Duplex mode, speed advertised as 10/100/1000 Mb/s, PHY address 0b00001, IEEE Compliant and Non-compliant support, straight cable in non-MDIX mode, auto-MDIX mode enabled, Single node (NIC) and CLK_TO_MAC enabled. The pin-out for a jumper pad is shown below.The auto-MDIX mode provides automatic swapping of the differential pairs. This allows the PHY to work with either a straight-through cable or crossover cable. Use a CAT-5e or CAT-6 Ethernet cable when operating at 1000 Mb/s (Gigabit Ethernet). The boundary-scan Test Access Port (TAP) controller of the DP83865 must be in reset for normal operation. This active low reset pin of the TAP (TRST) is pulled low through a 1K resistor on the board. The following table provides the Virtex-5 pin assignments for the Ethernet PHY interface.Net Name Virtex-5 pin Net Name Virtex-5 pin GBE_MDC D26 GBE_INT# C24 GBE_MDIO D25GBE_RST# B26 GBE_MCLK F20 GMII_CRS A25 GMII_GTC_CLK A19 GMII_COL A24 GMII_TXD0 D19 GMII_RXD0 D24 GMII_TXD1 C19 GMII_RXD1 D23 GMII_TXD2 A20 GMII_RXD2 D21 GMII_TXD3 B20 GMII_RXD3 C26 GMII_TXD4 B19 GMII_RXD4 D20 GMII_TXD5 A15 GMII_RXD5 C23 GMII_TXD6 B22 GMII_RXD6 B25 GMII_TXD7 B21 GMII_RXD7 C22 GMII_TX_EN A23 GMII_RX_DV C21 GMII_TX_ER A22 GMII_RX_ER B24 GMII_TX_CLK E17GMII_RX_CLK E20Table 10 - Ethernet PHY Pin Assignments2.4.2 Universal Serial Bus (USB) to UART Bridge TransceiverThe Virtex-5 FXT Evaluation Board utilizes a SiLabs CP2120 USB to UART transceiver to support PC’s that do not support the standard DB9 serial COM port. The diagram below shows how the CP2120 interfaces to the FPGA.CP2102USB ConnectorFigure 7 - USB to UART Transceiver InterfaceSignal Name Virtex-5 PinUSB_RS232_TXD AA19 USB_RS232_RXD AA10 USB_RS232_RST# Y20Table 11 - USB to UART Interface FPGA Pin-out2.4.3 RS232The RS232 transceiver is a 3222 available from Harris/Intersil (ICL3222CA) and Analog Devices (ADM3222). This transceiver operates at 3.3V with an internal charge pump to create the RS232 compatible output levels. This level converter supports two channels. The primary channel is used for transmit and receive data (TXD and RXD). The secondary channel may be connected to the FPGA by installing jumpers on “J3” and “J4” for use as CTS and RTS signals. The RS232 console interface is brought out on the DB9 connector labeled “P1”.Figure 8 - RS232 InterfaceA male-to-female serial cable should be used to plug “P1” into a standard PC serial port (male DB9). The following table shows the FPGA pin-out and jumper settings for the RS232 interface.Net Name Description Virtex-5 PinRS232_RXD Received Data, RD K8Data,TD L8RS232_TXD TransmitRS232_RTS Request To Send, RTS N8RS232_CTS Clear To Send, CTS R8Table 12 - RS232 Signals2.5 UserSwitchesFour momentary closure push buttons have been installed on the board and connected to the FPGA. These buttons can be programmed by the user and are ideal for logic reset and similar functions. Pull down resistors hold the signals low until the switch closure pulls it high (active high signals).Net Name Reference Virtex-5 PinSWITCH_PB1 SW1 AF20SWITCH_PB2 SW2 AE20SWITCH_PB3 SW3 AD19SWITCH_PB4 SW4 AD20Table 13 - Push-Button Pin AssignmentsAn eight-position dipswitch (SPST) has been installed on the board and connected to the FPGA. These switches provide digital inputs to user logic as needed. The signals are pulled low by 1K ohm resistors when the switch is open and tied high to 1.8V when flipped to the ON position.Net Name Reference Virtex-5 PinSWITCH0 SW5 – 0 AD13SWITCH1 SW5 – 1 AE13SWITCH2 SW5 – 2 AF13SWITCH3 SW5 – 3 AD15SWITCH4 SW5 – 4 AD14SWITCH5 SW5 – 5 AF14SWITCH6 SW5 – 6 AE15SWITCH7 SW5 – 7 AF15Table 14 - DIP Switch Pin Assignments2.6 UserLEDsEight discrete LEDs are installed on the board and can be used to display the status of the internal logic. These LEDs are attached as shown below and are lit by forcing the associated FPGA I/O pin to a logic ‘0’ or low and are off when the pin is logic level ‘1’ or high.Net Name Reference Virtex-5 Pin#LED0 D6 AF22LED1 D7 AF23LED2 D8 AF25LED3 D9 AE25LED4 D10 AD25LED5 D11 AE26LED6 D12 AD26LED7 D13 AC26Table 15 - LED Pin Assignments2.7 Configuration and Debug Ports2.7.1 ConfigurationModesThe Virtex-5 FXT Evaluation Board supports three methods of configuring the FPGA. The possible configuration methods include Boundary-scan (JTAG cable), BPI Flash, and the System ACE Module (SAM) header. The Virtex-5 device also supports configuration from BPI Flash. The blue LED labeled “DONE” on the board illuminates to indicate when the FPGA has been successfully configured.JP5 is the mode jumper that is used to tell the FPGA to configure in JTAG mode or Flash BPI mode. In JTAG mode a Xilinx parallel JTAG cable must be used (PC4 or USB). When the jumper is set for BPI mode, the flash must be programmed with a BPI-UP image in order for the FPGA to successfully configure. For configuration from a System ACE Module, the JTAG setting must be used.The Virtex-5 FXT Evaluation Board come pre-programmed with the factory test image in the BPI flash. The table below shows the correct jumper configuration for each configuration mode.ConfigurationModeJP5 PositionJTAG 2-3 System ACE 2-3BPI-UP * 1-2Table 16 - FPGA Configuration Modes*Default assembled state2.7.2 System ACE™ Module ConnectorThe Virtex-5 FXT Evaluation Board provides support for the Avnet System ACE Module (SAM) via the 50-pin connector labeled “JP6” on the board. The SAM can be used to configure the FPGA or to provide bulk Flash to the processor. This interface gives software designers the ability to run real-time operating systems (RTOS) from removable CompactFlash cards. The Avnet System ACE module (DS-KIT-SYSTEMACE) is sold separately. The figure below shows the System ACE Module connected to the header on the Virtex-5 FXT Evaluation Board.JTAG Configuration PortMPUInterfaceReset &ClockPower &GroundMiscSignals Figure 9 - SAM Interface (50-pin header)The following table shows the System ACE ports that are accessible over the SAM header. The majority of the pins on this header may be used as general purpose I/O when not using a System ACE Module. The Virtex-5 pin numbers are provided for these general purpose pins.Virtex-5 PinSystem ACE Signal Name SAM Connector Pin # (JP11) System ACESignal NameVirtex-5 Pin- 3.3V 1 2 3.3V - - JTAG_TDO 3 4 GND - - JTAG_TMS 5 6 SAM_CLK F12 - JTAG_TDI7 8 GND - - FPGA_PROG# 9 10 JTAG_TCK - - GND 11 12 GND - Y6 SAM_OE# 13 14 FPGA_INIT# - Y5 SAM_A0 15 16 SAM_WE# Y4 W6 SAM_A2 17 18 SAM_A1 V7 - 2.5V 19 20 SAM_A3 W5 F5 SAM_D0 21 22 2.5V - V6 SAM_D2 23 24 SAM_D1 U7 U6 SAM_D4 25 26 SAM_D3 U5 T7 SAM_D6 27 28 SAM_D5 T5 R7 SAM_D8 29 30 SAM_D7 R6 P6 SAM_D10 31 32 SAM_D9 R5 N6 SAM_D12 33 34 SAM_D11 P8 K5 SAM_D14 35 36 SAM_D13 M7 K6 SAM_A4 37 38 SAM_D15 L7 J6 SAM_A6 39 40 SAM_A5 J5 H4 SAM_IRQ 41 42 GND - H6 SAM_RESET# 43 44 SAM_CE# G4 - FPGA_DONE 45 46 SAM_BRDY G5 - FPGA_CCLK 47 48 FPGA_D_IN - - GND 49 50 GND -Table 17 - SAM Interface Signals2.7.3JTAG Port (PC4)The Virtex-5 FXT Evaluation Board provides a JTAG port (PC4 type) connector (J9) for configuration of the FPGA. The following figure shows the pin assignments for the PC4 header on this development board.Figure 10 - PC4 JTAG Port Connector2.7.4 CPU Debug PortThe Virtex-5 FXT Evaluation Board provides a CPU Debug header for connection of a debug probe to the integrated PowerPC processor.CPU Debug connector JP4 can be used to download code into the Virtex-5 FXT integrated PowerPC processor. The JTAG port can also be used as the processor debug port. The FPGA general-purpose I/O pins are used for this interface. The following figure shows the CPU Debug Connector.Figure 11 - CPU Debug Connector2.7.5 CPU Trace PortThe Virtex-5 FXT Evaluation Board provides a CPU Trace header for connection of a trace probe to the integrated PowerPC processor. The FPGA general-purpose I/O pins are used for this interface.The processor uses the trace interface when operating in real-time trace-debug mode. Real-time trace-debug mode supports real-time tracing of the instruction stream executed by the processor. In this mode, debug events are used to cause external trigger events. An external trace tool uses the trigger events to control the collection of trace information. The broadcast of trace information on the trace interface occurs independently of external trigger events (trace information is always supplied by the processor). Real-time trace-debug does not affect processor performance. The following figure shows the CPU Trace connector on the Virtex-5 FXT Evaluation Board.NC NC NCNC Mictor_5NCNCNC NCCPU_HALTCPU_TDOCPU_TCK CPU_TMS CPU_TDI CPU_TRST Mictor_23Mictor_25Mictor_27Mictor_29Mictor_31Mictor_33Mictor_35Mictor_37Mictor_16Mictor_18Mictor_20Mictor_22TRACE.TS10TRACE.TS20TRACE.TS1E NCVref (pullup )TRACE.CLK TRACE.TS2E TRACE.TS3TRACE.TS4TRACE.TS5TRACE.TS6Mictor ConnectorFigure 12 - CPU Trace Connector。

xilinx数字信号处理系统设计指南pdf
《Xilinx数字信号处理系统设计指南》是一本由Xilinx公司出版的指南，旨在帮助工程师们理解和设计数字信号处理（DSP）系统。

该指南涵盖了FPGA（可编程逻辑器件）的原理和应用，以及数字信号处理算法和技术的基础知识。

该指南包含以下主要内容：
1. FPGA基础知识：介绍了FPGA的原理、结构和工作原理，以及FPGA开发环境和工具的使用方法。

2. 数字信号处理基础知识：介绍了数字信号处理的基本概念、数学模型以及常用的信号处理算法和技术，如滤波、变换等。

3. Xilinx DSP工具链：详细介绍了Xilinx提供的DSP开发工具链，包括MATLAB和Simulink与System Generator的集成、Xilinx IP核的使用等。

4. DSP系统设计实例：提供了一些实际的DSP系统设计案例，包括语音处理、图像处理、通信系统等，通过这些案例可以了解如何使用Xilinx FPGA实现复杂的DSP功能。

5. 性能优化和调试技巧：介绍了如何优化DSP系统性能，包括算法优化、数据流管理、时钟分配等方面的技巧，并提供了一些常见的问题排查和调试方法。

总之，《Xilinx数字信号处理系统设计指南》是一本深入介绍Xilinx FPGA在数字信号处理领域应用的权威指南，适合有一定FPGA和DSP基础的工程师阅读和参考。

它可以帮助读者理
解FPGA的原理和应用，掌握数字信号处理算法和技术，以及使用Xilinx开发工具链进行DSP系统设计和优化。

搭建Xilinx开发环境目录1.编译Xilinx仿真库 (1)2.使用Modelsim进行功能仿真 (6)3.使用ChipScope进行调试 (11)4.使用Modelsim进行后仿真 (23)5.如何利用Modelsim仿真ROM (26)1.编译Xilinx仿真库首先介绍一下Xilinx几个主要的仿真库（路径：D:\Xilinx\11。

1\ISE\verilog\src\）1Unsim文件夹：Library of Unified component simulation models。

仅用来做功能仿真，包括了Xilinx公司全部的标准元件。

每个元件使用一个独立的文件，这样是为了方便一些特殊的编译向导指令，如`uselib等。

2XilinxCoreLib:CORE Generator HDL Library model。

仅用来做功能仿真，包括了使用Xilinx Core Generator工具产生的IP仿真模型，例如FIFO 等。

3SIMPRIM:Library of generic simulation primitives。

用来做时序仿真或者门级功能仿真。

4SmartModel：用来模拟非常复杂的一些FPGA设计，其中用到了Power PC 或者RocketIO等。

我们一般只用其中的三个库：simprims，unisims，xilinxcorelib。

编译Xilinx仿真库有多种方法，比如，可以在ISE软件中编译xilinx仿真库，这样在ISE调用Modelsim进行仿真了。

但是利用ISE调用Modelsim仿真虽然操作方便，但是每次仿真前都要先进行综合，这样会很费时间，如果单独用Modelsim进行仿真，则可以不用进行综合而直接进行功能仿真。

不进行综合就仿真的结果是可能本来的设计就是不可综合的。

但是只要按照可综合的代码风格进行设计一般不会出现这中问题。

这样做的好处是节省了综合需要耗费的时间，所以下面主要介绍直接利用Modelsim编译Xilinx库，并进行仿真的流程。

xilinx的ug总结以Xilinx的UG总结为标题的文章UG是Xilinx公司出品的一系列用户指南（User Guide）的简称。

这些用户指南是为了帮助用户更好地理解和使用Xilinx的FPGA （Field-Programmable Gate Array）产品而编写的。

本文将对Xilinx的UG进行总结和概述，以帮助读者更好地了解UG的内容和用途。

UG是Xilinx公司为其FPGA产品提供的一种重要资源，它包含了详细的技术文档和使用手册，涵盖了FPGA的各个方面，从基本概念到高级应用，从设计工具到开发流程，从电路设计到代码编写。

UG提供了丰富的示例代码、实验指导和技术参考，帮助用户快速上手和深入理解FPGA技术。

UG的内容通常包括如下几个方面。

首先是FPGA的基本概念和架构。

UG详细介绍了FPGA的内部结构和工作原理，解释了逻辑门、查找表、触发器等基本元件的功能和作用。

UG还介绍了FPGA的时序控制、时钟分配和布线布局等关键技术，帮助用户理解和解决时序约束、时钟域和信号完整性等问题。

其次是FPGA的设计工具和开发流程。

UG详细介绍了Xilinx的设计工具套件，包括Vivado和ISE等，给出了工具的安装和配置指南，介绍了工具的各个模块和功能。

UG还介绍了FPGA的开发流程，从项目创建到综合、实现和下载，每个步骤都有详细的说明和操作指南，帮助用户顺利完成设计和验证。

UG还包含了丰富的应用案例和实验指导。

UG给出了各种常见应用场景下的设计示例，如数字信号处理、图像处理、通信系统等，每个示例都有详细的设计思路、代码实现和仿真结果，帮助用户理解和掌握FPGA在不同领域的应用。

UG还提供了一系列实验指导，帮助用户通过实践来加深对FPGA技术的理解和掌握。

UG还包含了大量的技术参考和常见问题解答。

UG给出了FPGA的各种技术规格和参数，如时钟频率、资源利用率、功耗等，帮助用户选择和评估合适的FPGA器件。

第八章半导体存储器和可编程逻辑器件一、填空题1、一个10位地址码、8位输出的ROM，其存储容量为或。

2、将一个包含有32768个基本存储单元的存储电路设计16位为一个字节的ROM。

该ROM有根地址线，有根数据读出线。

二、综合题1、试写出图6-1所示阵列图的逻辑函数表达式和真值表，并说明其功能。

01F2F3图6-1 例6-1逻辑图2、试用256×4位的RAM扩展成1024×8位存储器。

3、下列RAM各有多少条地址线？⑴512×2位⑵1K×8位⑶2K×1位⑷16K×1位⑸256×4位⑹64K×1位4、写出由ROM所实现的逻辑函数的表达式。

(8分)Y1Y25、四片16×4RAM 和逻辑门构成的电路如图6-7所示。

试回答：AB AB 4AB AB 0地址线数据线图6-7 多片RAM 级联逻辑图⑴单片RAM 的存储容量，扩展后的RAM 总容量是多少？⑵图6-7所示电路的扩展属位扩展，字扩展，还是位、字都有的扩展？ ⑶当地址码为00010110时，RAM0~RAM3，哪几片被选中？6.用ROM 设计一个组合逻辑电路，用来产生下列一组逻辑函数。

画出存储矩阵的点阵图。

D C B A D C B A D C B A D C B A Y ⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅=1 D C B A D C B A D C B A D C B A Y ⋅⋅⋅+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅=2 D C B D B A Y ⋅⋅+⋅⋅=3D B D B Y ⋅+⋅=47、画出实现下面双输出逻辑函数的PLD 表示。

D C AB CD B A D C B A D C B A D C B A f ABCC B A C B A C B A f ),,,( ),,(21+++=++=三、简答题1、可编程逻辑器件是如何进行分类的？2、GAL16V8的OLMC 中4个数据选择器各有多少功能？3、ROM 和RAM 有什么相同和不同之处？ROM 写入信息有几种方式？4、为什么用ROM 可以实现逻辑函数式？第八章 习题答案一、填空题1、2138K 2、11 16 二、综合题1、解：根据与阵列的输出为AB 的最小项和阵列图中有实心点·为1，无·为0，可以写出AB W F ==30B A AB B A B A W W W F +=++=++=3211B A B A B A F ⊕=+=2AB B A B A B A B A W W W F =+=++=++=2103从上述逻辑表达式可以看出，图6-1所示阵列图实现了输入变量A 、B 的四种逻辑运算：与、或、异或和与非。

fpga xilinx课程设计一、教学目标本课程的目标是让学生了解和掌握FPGA和Xilinx的基本概念、原理和应用。

通过本课程的学习，学生应能理解FPGA的工作原理，掌握Xilinx软件的基本操作，并能够利用Xilinx工具进行简单的FPGA设计。

1.理解FPGA的基本概念和原理。

2.掌握Xilinx软件的基本操作。

3.了解FPGA在数字电路设计中的应用。

4.能够使用Xilinx工具进行简单的FPGA设计。

5.能够进行FPGA的编程和配置。

6.能够对FPGA设计进行仿真和测试。

情感态度价值观目标：1.培养学生的创新意识和实践能力。

2.增强学生对电子技术的兴趣和热情。

3.培养学生团队合作和解决问题的能力。

二、教学内容本课程的教学内容主要包括FPGA的基本概念和原理、Xilinx软件的基本操作以及FPGA在数字电路设计中的应用。

1.FPGA的基本概念和原理：介绍FPGA的定义、工作原理和特点，以及FPGA在数字电路设计中的应用。

2.Xilinx软件的基本操作：介绍Xilinx软件的安装和启动，以及基本的FPGA设计流程，包括设计输入、综合、布局布线和编程配置等步骤。

3.FPGA在数字电路设计中的应用：介绍FPGA在数字电路设计中的典型应用案例，如数字信号处理、数字逻辑控制等，并通过实例讲解FPGA设计的具体过程和方法。

三、教学方法本课程采用多种教学方法，包括讲授法、案例分析法和实验法等，以激发学生的学习兴趣和主动性。

1.讲授法：通过教师的讲解，让学生了解和掌握FPGA和Xilinx的基本概念和原理。

2.案例分析法：通过分析典型的FPGA应用案例，让学生了解FPGA在数字电路设计中的应用和实现方法。

3.实验法：通过实验操作，让学生亲手实践FPGA的设计和编程，培养学生的实际操作能力和实践能力。

四、教学资源本课程所需的教学资源包括教材、参考书、多媒体资料和实验设备等。

1.教材：选用合适的教材，用于引导学生学习和理解FPGA和Xilinx的基本概念和原理。

xilinx原语手册手册
Xilinx原语手册是一份详细介绍Xilinx FPGA（现场可编程门
阵列）器件中可用原语的手册。

Xilinx原语是一组预定义的硬件功
能模块，可以在FPGA设计中使用。

这些原语包括逻辑门、存储器单元、乘法器、加法器等，它们可以用于构建复杂的数字逻辑电路和
信号处理系统。

这份手册通常包含了各种原语的详细说明，包括其
功能、输入输出接口、时序特性以及在设计中的最佳实践等内容。

在Xilinx原语手册中，你可以找到关于各种原语的详细描述，
包括其功能、使用方法、时序要求、资源占用情况等。

这些信息对
于FPGA设计工程师来说非常重要，因为它们可以帮助工程师更好地
理解和利用FPGA中的硬件资源，从而设计出高性能、低功耗的电路。

除了具体的原语介绍外，Xilinx原语手册还可能包括一些设计
实例和最佳实践，帮助工程师更好地应用这些原语来解决实际的设
计问题。

此外，手册中也可能包含一些与原语相关的设计注意事项、时序约束建议等内容，这些对于确保设计的正确性和稳定性非常重要。

总之，Xilinx原语手册是Xilinx FPGA设计工程师日常工作中
的重要参考资料，它提供了关于FPGA原语的全面而详细的信息，帮助工程师更好地应用这些原语来设计出高性能、可靠的数字电路系统。

Topics:1. Xilinx软件介绍2. 软件版本和软件更新3. 软件教程哪里找4. 硬件资料5. 参考设计6. 问题解决7.总结1.Xilinx软件介绍用Xilinx的软件做FPGA开发，主要涉及到得软件是Xilinx自家的ISE, EDK, ChipScope Pro, System Generator, PlanAhead 和第三方的ModelSim和Synplify。

ISE是主要的逻辑设计软件，其他软件的具体实现功能都依附于ISE。

ISE有Foundation版和WebPack版。

WebPack版免费，Foundation版收费。

两者的区别是支持的器件不同。

功能是相同的。

WebPack版支持的功能可以看这里：/ise/products/webpack_config.htm。

Foundation当然支持所有功能，功能列表可以在这里找到：/ise/logic_design_prod/foundation.htm。

说这些的目的是，如果开发所使用的器件是WebPack版支持的，那么就从网上下载免费版就好了，不用费劲心机地找Fondation版却用不到他支持的功能。

ChipScope Pro 是片内的逻辑分析仪。

可以让用户方便地抓取片内信号进行debug。

ChipScope支持的Trig方式非常多样，用熟悉了以后几乎是想要观察什么内部信号都可以观察到，即使他有BRAM深度的限制。

/chipscopePlanAhead工具自从ISE7时代被开发出来并发展了这么多年之后，已经成为了提高设计效率和提高产品性能的有力工具。

它可以帮我们在布局布线之前做好管脚定位和DRC检查、规划区域约束、查看综合网表，并且可以跑多次实现，找出最佳的布局并分析时序。

/planaheadEDK - Embedded Development Kit，顾名思义就是用来做嵌入式系统的。

它提供对PowerPC 硬核和MicroBlaze软核的支持，免费提供一些常用的硬件IP Core，比如各种Memory Controller、各种外设如IIC, SPI, GPIO，并集成了GNU工具链，使之成为软硬件设计一体化的设计工具。

第八章可综合的VerilogHDL设计实例---简化的RISC CPU设计简介---前言：在前面七章里我们已经学习了VerilogHDL的基本语法、简单组合逻辑和简单时序逻辑模块的编写、Top-Down设计方法、还学习了可综合风格的有限状态机的设计，其中EEPROM读写器的设计实质上是一个较复杂的嵌套的有限状态机的设计，它是根据我们完成的实际工程项目设计为教学目的改写而来的,可以说已是真实的设计。

在这一章里, 我们将通过一个经过简化的用于教学目的的 RISC_CPU 的设计过程,来说明这种新设计方法的潜力。

这个模型实质上是第四章的RISC_CPU模型的改进。

第四章中的RISC_CPU模型是一个仿真模型，它关心的只是总体设计的合理性，它的模块中有许多是不可综合的，只可以进行仿真。

而本章中构成RISC_CPU的每一个模块不仅是可仿真的也都是可综合的，因为他们符合可综合风格的要求。

为了能在这个虚拟的CPU上运行较为复杂的程序并进行仿真, 因而把寻址空间扩大到8K（即15位地址线）。

下面让我们一步一步地来设计这样一个CPU，并进行仿真和综合，从中我们可以体会到这种设计方法的魅力。

本章中的VerilogHDL程序都是我们自己为教学目的而编写的，全部程序在CADENCE公司的LWB (Logic Work Bench)环境下和 Mentor 公司的ModelSim 环境下用Verilog语言进行了仿真, 通过了运行测试，并分别用Synergy和Synplify综合器针对不同的FPGA进行了综合。

分别用Xilinx和Altera公司的的布局布线工具在Xilinx3098上和Altera Flex10K10实现了布线。

顺利通过综合前仿真、门级结构仿真以及布线后的门级仿真。

这个CPU 模型只是一个教学模型, 设计也不一定合理, 只是从原理上说明了一个简单的RISC _CPU的构成。

我们在这里介绍它的目的是想说明：Verilog HDL 仿真和综合工具的潜力和本文介绍的设计方法对软硬件联合设计是有重要意义的。