格雷码编
发布时间：2009-02-11 22:20:56 译码电路
技术类别：
CPLD/FPGA
格雷码(Gray code),又叫循环二进制码或反射二进制码
在数字系统中只能识别0和1，各种数据要转换为二进制代码才能进行处理，格雷码是一种无权码，采用绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，自然二进制码可以直接由数/模转换器转换成模拟信号，但某些情况，例如从十进制的3转换成4时二进制码的每一位都要变，使数字电路产生很大的尖峰电流脉冲。而格雷码则没有这一缺点，它是一种数字排序系统，其中的所有相邻整数在它们的数字表示中只有一个数字不同。它在任意两个相邻的数之间转换时，只有一个数位发生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。另外由于最大数与最小数之间也仅一个数不同，故通常又叫格雷反射码或循环码。
一般的,普通二进制码与格雷码可以按以下方法互相转换:
二进制码->格雷码（编码）：从最右边一位起，依次将每一位与左边一位异或(XOR)，作为对应格雷码该位的值，最左边一位不变(相当于左边是0)；
格雷码-〉二进制码（解码）：从左边第二位起，将每位与左边一位解码后的值异或，作为该位解码后的值（最左边一位依然不变）.
数学(计算机)描述：
原码：p[0~n]；格雷码：c[0~n](n∈N)；编码：c=G(p)；解码：p=F(c)；书写时从左向右标号依次减小.
编码：c=p XOR p[i+1](i∈N,0≤i≤n-1)，c[n]=p[n]；
解码：p[n]=c[n]，p=c XOR p[i+1](i∈N,0≤i≤n-1).
Gray Code是由贝尔实验室的Frank Gray在20世纪40年代提出的（是1880年由法国工程师Jean-Maurice-Emlle
Baudot发明的），用来在使用PCM（Pusle Code Modulation）方法传送讯号时避免出错，并于1953年3月17日取得美国专利。由定义可知，Gray Code的编码方式不是唯一的，这里讨论的是最常用的一种。
格雷码
（英文：Gray Code, Grey Code,又称作葛莱码，二进制循环码）是1880年由法国工程师Jean-Maurice-Emlle Baudot发明的一种编码，是一种绝对编码方式，典型格雷码是一种具有反射特性和循环特性的单步自补码，它的循环、单步特性消除了随机取数时出现重大误差的可能，它的反射、自补特性使得求反非常方便。格雷码属于可靠性编码，是一种错误最小化的编码方式，因为，虽然自然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，例如从十进制的3转换为4时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而格雷码则没有这一缺点，它在相邻位间转换时，只有一位产生变化。它大大地减少了由一个状态到下一个状态时逻辑的混淆。由于这种编码相邻的两个码组之间只有一位不同，因而在用于风向的转角位移量－数字量的转换中，当风向的转角位移量发生微小变化(而可能引起数字量发生变化时，格雷码仅改变一位，这样与其它编码同时改变两位或多位的情况相比更为可靠，即可减少出错的可能性。
但格雷码不是权重码，每一位码没有确定的大小，不能直接进行比较大小和算术运算，也不能直接转换成液位信号，要经过一次码变换，变成自然二进制码,再由上位机读取。解码的方法是用…0‟和采集来的4位格雷码的最高位（第4位）异或，结果保留到4位，再将异或的值和下一位（第3位）相异或，结果保留到3位，再将相异或的值和下一位（第2位）异或，结果保留到2位，依次异或，直到最低位，依次异或转换后的值（二进制数）就是格雷码转换后自然码的值.
异或:异或则是按位“异或”，相同为“0”，相异为“1”。例：
10011000 异或01100001 结果: 11111001
举例:
如果采集器器采到了格雷码:1010
就要将它变为自然二进制:
0 与第四位 1 进行异或结果为 1
上面结果1与第三位0异或结果为 1
上面结果1与第二位1异或结果为0
上面结果0与第一位0异或结果为0
因此最终结果为:1100 这就是二进制码即十进制12
当然人看时只需对照表1一下子就知道是12
下面是本人以VerilogHDL描述的电路:
格雷码编码电路Verilog描述:
module gray(in, out);
input[width-1:0] in;
output[width-1:0] out;
parameter width = 16;
assign out="in"^{1'b0,in[width-1:1]};
endmodule
格雷码计数器只需做个普通二进制计数器,输出的加个格雷码编码器就可以
module gray(clk, out);
input clk;
output[width-1:0] out;
wire[width-1:0] out;
reg[width-1:0] in;
parameter width = 16;
always@(posedge clk)//普通计数器
in <= in + 1;
assign out="in"^{1'b0,in[width-1:1]};//输出端编码电路
endmodule
格雷码译码电路Verilog描述:
module degray(in, out);
input[15:0] in;
output[15:0] out;
wire[15:0] in;
reg[15:0] out;
reg[3:0] temp;
always @(in)
begin
out[15] = in[15];
for(temp = 15;temp > 0; temp = temp - 1)
begin
