数电课程设计报告
第一章设计背景与要求
设计要求
第二章系统概述
设计思想与方案选择
各功能块的组成
工作原理
第三章单元电路设计与分析
各单元电路的选择
设计及工作原理分析
第四章电路的组构与调试
遇到的主要问题
现象记录及原因分析
解决措施及效果
功能的测试方法，步骤，记录的数据
第五章结束语
对设计题目的结论性意见及进一步改进的意向说明总结设计的收获与体会
附图（电路总图及各个模块详图）
参考文献
第一章设计背景与要求
一．设计背景与要求
在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。
设计一个简易数字钟，具有整点报时和校时功能。
（1）以四位LED数码管显示时、分，时为二十四进制。
（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。
（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。
（4）才用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但时显示值不能变化。
二．设计要求
电子技术是一门实践性很强的课程，加强工程训练，特别是技能的培养，对于培养学生的素质和能力具有十分重要的作用。在电子信息类本科教学中，课程设计是一个重要的实践环节，它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容。通过本次简易数字钟的设计，初步掌握电子线路的设计、组装及调试方法。即根据设计要求，查阅文献资料，收集、分析类似电路的性能，并通过组装调试等实践活动，使电路达到性能要求。
第二章系统概述
设计思想与方案选择
方案一，利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示。
方案二，利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示。
由于方案一通过数电的学习我们都比较熟悉，而方案二比较复杂，涉及到比较多我们没学过的内容，所以选择方案一来实施。
简易数字钟电路主体部分是三个计数器，秒、分计数器采用六十进制计
数器，而时计数器采用二十四进制计数器，其中分、时计数器的计数脉
冲由
校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号。计数器的输出通过七段译码后显示，同时通过数值判断电路控制蜂鸣器报时。
各功能块的组成
分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，脉冲按键消抖动处理模块
工作原理
一．简易数字钟的基本工作原理是对1Hz标准频率（秒脉冲）进行计数。当秒脉冲个数累计满60后产生一个分计数脉冲，而分计数脉冲累计满60后产生一个时计数脉冲，电路主要由3个计数器构成，秒计数和分计数为六十进制，时计数为二十四进制。将FPGA开发装置上的基准时钟OSC作为输入信号通过设计好的分频器分成1Hz~10MHz8个10倍频脉冲信号。1Hz的脉冲作为秒计数器的输入，这样实现了一个基本的计时装置。通过4位显示译码模块，可以显示出时间。时间的显示范围为00时00分~23时59分。
二．当需要调整时间时，可使用数字钟的时校正和分校正进行调整，数字钟中时、分计数器都有两个计数脉冲信号源，正常工作状态时分别为时脉冲和分脉冲；校正状态时都为5~10Hz的校正脉冲。这两种状态的切换由脉冲按键控制选择器的S端来实现。为了更准确的设定时间，需要对脉冲按键进消抖动处理。
三．电路在整点前10 秒钟内开始控制蜂鸣器报时，可采用数字比较器或逻辑门判断分、秒计数器的状态码值，以不同频率的脉冲控制蜂鸣器的鸣响。
第三章单元电路设计与分析
各单元电路的选择
（1）分频模块，设计一个8级倍率为10 的分频电路，输出频率分别为1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8组占空比为50%的脉冲信号。
（2）60进制计数器模块，采用两片74161级联。
（3）24进制计数器模块，采用两片74161级联。
（4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用74161，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设计。
（5）正点报时电路模块，该模块采用与门和数据选择器74153构成
（6）脉冲按键消抖动处理模块，采用D触发器实现消抖动，从而能够比较精确地设定时间。
设计及工作原理分析
(1)分频模块
要输出8级频率差为10倍的分频电路，可采用十进制计数器级联实现。集成十进制计数器的类型很多，比较常用的有74160、74162、74190、74192和7490等。这里采用7490来实现分频，7490是二-五-十进制加计数器，片上有一个二进制计数器和一个异步五进制计数器。
QA是二进制加计数器的输出，QB、QC、QD是五进制加计数器的输出，位序从告到低依次为D，C，B。该分频器一共用到7片7490，初始信号输入到第一片7490的CLKB端口，QD输出端连接到CLKA端，作为输入，从QA引出1MHz的output 端口，并引线到第二片7490的CLKB端口，依此类推，直到第七片7490连接完成（如附图所示）。每片7490相当于一个五进制计数器和一个二进制计数器级联实现了十进制加计数，从而实现分频。
分频模块图如图所示
分频模块内部结构图如下图所示
(2)60进制计数器模块
采用两片74161级联，如图，下面一片74161做成十进制的，初始脉冲从CLK输入，ENT和ＥＮＰ都接高电平，而QD与QA用作为与非门的两个输入，与非门输出分别连接到自身的LDN端与上面一片74161的CLK端；上面一片74161的QC和QA端作为与非门的两个输入通过输出连接到自身的LDN,ENT 和ENP接高电平。下面一片实现从0000到1001即0~9十个状态码的计数，当下面一片为1001状态时，自身的LDN为低电平，此时QD，QC，QB，QA的状态恢复到0000，即从0开始从新计数，而上面一片74161的CLK电平改变，上面一片74161开始计数为0001，实现从0000~到0101即0到5六个状态码的计数，当上面一片状态为0101时，LDN为低电平，此时计数器为0000。这样子通过两片74161就实现了一个六十进制计数器。
下图为六十进制计数器模块的示意图
由六十进制计数模块构成的秒分计数如下图，下面那块六十进制技术模块表示为妙，上面那块六十进制计数模块表示为分。当妙计数模块的状态为0101 1001时，向分计数模块进位，即通过74153M的输入C1，此时74153M输出接到分计数模块的输入端，通过74153M作为选择器，实现进位控制。
