工艺考试复习：
整理者（butterflying 2011‐1‐11）1.在半导体技术发展的过程中有哪些重要事件?（一般）
晶体管的诞生
集成电路的发明
平面工艺的发明
CMOS技术的发明
2.为什么硅是半导体占主导的材料？有哪些硅基薄膜？（一般）
硅材料：优良的半导体特性、稳定的电的、化学的、物理的及机械的性能（特性稳定的金
刚石晶体结构、良好的传导特性、优异的工艺加工能力、研究最透彻的材料、具有一系列的硅基化合物）
（总结：半导体性、电、物理、化学、机械性）
硅基薄膜：外延硅薄膜、多晶硅薄膜、无定形硅薄膜、SiO2与Si3N4介质膜、SiGe薄膜、金属多晶硅膜
3. 微电子技术发展基本规律是什么？（重要）
摩尔定律（Moore’s Law）：芯片内的晶体管数量每18个月～20个月增加1倍――集成电路的集成度每隔三年翻两番，器件尺寸每三年增加0.7 倍，半导体技术和工业呈指数级增长。特征尺寸缩小因子，250→180→130→90→65→45→32→22→16(nm)
等比例缩小比率（Scaling down principle）：在MOS器件内部恒定电场的前提下，器件的横向尺寸、纵向尺寸、电源电压都按照相同的比例因子k缩小，从而使得电路集成度k2倍提高，速度k倍提高，功耗k2倍缩小。MOS管阻抗不变，但连线电阻和线电流密度都呈k倍增长。（阈值电压不能缩得太小，电源电压要保持长期稳定）
（总结：尺寸、电源电压变为1/k，集成度变为k^2.速度变为k倍。（掺杂浓度变为k倍）
Device miniaturization by “ Scaling‐down Principle”
− Device geometry‐L g, W g, t ox, x j ⋅ 1/k
− Power supply‐V dd ⋅1/k
− Substrate doping‐N ⋅ k
®Device speed ⋅ k
® Chip density ⋅ k
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4. 什么是ITRS ?（重要）
International Technology Roadmap for Semiconductors
国际半导体技术发展蓝图
技术节点：DRAM半间距
Technology node = DRAM half pitch
5. 芯片制造的主要材料和技术是什么？（一般）
Si材料：大直径和低缺陷的单晶硅生长、吸杂工艺、薄膜的外延生长、SiGe/Si异质结、SOI 介质薄膜材料和工艺：热氧化、超薄高K栅氧化薄膜生长、互连的低K介质；
高分辨率光刻：电子束掩膜版、光学光刻（电子束曝光EBL）、匹配光刻。高分辨率的抗蚀
剂、高分辨率的刻蚀技术、自对准技术；
选择掺杂技术：低能离子注入（浅结形成）、高能离子注入（阱形成）、RTP（快速热处理）；器件隔离技术：PN结隔离、LOCOS（局部氧化隔离）、STI（沟槽隔离）
接触和互连：多晶硅栅电极、自对准金属硅化物工艺、新型的金属栅、扩散阻挡层、高电导
和高可靠性的互连材料及工艺、多层互连
硅基异质结材料和器件工艺
（总结:si材料，技术：光刻，掺杂，隔离，接触和互连）
6. 硅片清洗的方法？什么是吸杂工艺？类别?（了解）
清洗方法：湿法清洗和干法清洗
吸杂技术：通过某些方法去除有源器件区的金属杂质以及缺陷
吸杂三步骤：激活，扩散，俘获
类别：
碱金属离子的吸杂：
9 PSG（磷硅玻璃）——可以束缚碱金属离子成为稳定的化合物
超过室温的条件下，碱金属离子即可扩散进入 PSG
9 超净工艺＋Si3N4钝化保护——抵挡碱金属离子的进入
其他金属离子的吸杂：本征吸杂（利用体缺陷）和非本征吸杂（背面高浓度掺杂）
7. 分别画出扩散电阻、双极型晶体管、双极型集成电路、NMOS 和CMOS 等器件的剖面图并简述其工艺步骤。（极端重要）
扩散电阻：
工艺步骤：
1.硅片清洗。
2.硅片氧化
3.（第一次）光刻埋层，利用离子注入法（或者扩散）
4.去氧化层
5.外延N‐（外延用锑，因为在后期高温中P扩散太快，As易挥发）
6.（第二次）光刻制造隔离，注入 P+
7．（第三次）光刻扩散基区
8.（第四次）光刻刻蚀N+的Vcc孔
9.（第五次）光刻刻引线孔
10.（第六次）光刻金属布线
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PN结隔离的双极型工艺，选择轻掺杂的p‐衬底
工艺步骤：
1.硅片清洗。
2.硅片氧化
3.（第一次）光刻埋层，利用离子注入法（或者扩散）
4.去氧化层
5.外延N（外延用锑，因为在后期高温中P扩散太快，As易挥发）
6.（第二次）光刻制造隔离，注入 P+
7. （第三次）光刻集电区，N
8.（第四次）光刻基区，P
9.（第五次）光刻发射区和集电区 N+
10.（第六次）光刻引线孔
11（第七次）光刻金属布线
双阱CMOS工艺
8. CMOS工艺中有哪些阱工艺？各自优缺点？(重要)
单阱CMOS工艺和双阱CMOS工艺
单阱CMOS工艺的问题（包括P阱和N阱工艺）：阱的掺杂浓度比衬底的要高，这会增加 S/D
PN结的电容，增加衬底偏置效应
双阱CMOS工艺：对PMOS和NMOS管分别优化，因而有可能对PMOS和NMOS管的开启电压、衬底调制效应和增益分别进行优化，而且可以很好地控制掺杂分布。原始材料是n+
和p+衬底和一层轻掺杂的外延层（实际衬底），这样做的目的是既可以得到轻掺杂的衬底，又可以防止闩锁效应，缺点是光刻步骤多。成本高。
9. 写出双阱CMOS工艺的主要工艺步骤，并用剖面图说明。（一般）
（略,可讲出来就行。分别有n阱和p阱。有时还会用到LDD，低掺杂漏）
1. Device active area definition by LOCOS isolation
SiO2/ Si3N4 for field oxide
Lithography to define active areas (mask 1)
Field oxide growth by LOCOS process
2. Twin well formation
P‐well lithography (mask 2) and B+ implant for NMOS devices
N‐well lithography (mask 3) and P+ implant for PMOS devices
High temperature drive‐in for well formation
3. MOSFET threshold voltage (V TH) adjust implant
NMOS device V TH adjust lithography (mask 4) and B+implant
PMOS device V TH adjust lithography (mask 5) and As+ implant
4. Gate oxide and poly‐Si gate process
Gate oxide growth
Poly‐Si deposition and doping
Poly‐Si gate lithography(mask 6)
5. Self‐aligned S/D formation
NMOS LDD region implant (Light Doped Drain‐‐to limit hot carrier degradation)（mask 7）
PMOS LDD region implant （mask 8）
Formation of side‐wall SiO2 spacer along poly‐Si line
NMOS sources/drain regions formation （mask 9）
PMOS sources/drain regions formation （mask10）
High T thermal annealing
6. Self‐aligned S‐G‐D silicide (Salicide) contacts and local interconnects process （mask11）
7. Multi‐level interconnection
接触光刻（mask12）
1st level Al metallization（mask13）
2nd level Al metallization
− Oxide deposition and via lithography (mask 14)
− 2nd level Al deposition and lithography (mask 15)
Final passivation
− Si3N4 layer Deposition by PECVD
− Connection pads pattern lithography (mask 16)
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CMOS IC chips commonly used <100> wafer Bipolar and BiCMOS chips usually use with
<111> wafers orientation.
LDD Light Doped Drain （低掺杂漏技术）
