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计算机组成原理第8、9、10章.

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《计算机组成原理》课后习题答案

《计算机组成原理》课后习题答案

第1章计算机组成原理考试大纲第一章计算机体系结构和计算机组成冯。

诺伊曼体系的特点Amdahl定律第二章数制和数制转换各种码制的表示和转换浮点数的表示补码加减法布思算法浮点数的加减法海明码的计算练习：5，6，7，8，101、已知X=19，Y=35，用布思算法计算X×Y和X×(-Y)。

2、使用IEEE 754标准格式表示下列浮点数：-5，-1.5，1/16，-6，384，-1/32。

3、已知X=-0.1000101×2-111，Y=0.0001010×2-100。

试计算X+Y，X-Y，X×Y和X/Y。

4、某浮点数字长12位，其中阶符1位，阶码数值3位，尾符1位，尾数数值7位，阶码和尾数均用补码表示。

它所能表示的最大正数是多少？最小规格化正数是多少？绝对值最大的负数是多少？5、求有效信息位为01101110的海明码校验码。

第三章练习：5解释下列概念：PROM，EPROM，E2PROM，Flash memory，FPGA，SRAM和DRAM。

第四章总线的分类总线操作周期的四个传输阶段总线仲裁的概念及其分类异步通信方式的种类总线的最大传输率第五章存储器的分类存储容量的扩展RAID的概念、特点以及分类Cache的地址映射Cache的写策略Cache的性能分析3C练习：4，5，71．一个容量为16K×32位的存储器，其地址线和数据线的总和是多少?用下列存储芯片时，各需要多少片?1K×4位，2K×8位，4K×4位，16K×l位，4K×8位，8K×8位2．现有1024×l的存储芯片，若用它组成容量为16K×8的存储器。

(1)实现该存储器所需的芯片数量?(2)若将这些芯片分装在若干块板上，每块板的容量为4K×8，该存储器所需的地址线总数是多少?几位用于选片?几位用作片内地址?(3)画出各芯片的连接逻辑图。

计算机组成原理第8章习题指导

计算机组成原理第8章习题指导

第8章CPU的结构和功能例8.1假设指令流水线分取指（IF）、译码（ID）、执行（EX）、回写（WR）四个过程段，共有10条指令连续输入此流水线。

（1）画出指令周期流程。

（2）画出非流水线时空图。

（3）画出流水线时空图。

（4）假设时钟周期为100ns，求流水线的实际吞吐率。

（5）求该流水处理器的加速比。

解:（1）根据指令周期包括IF、ID、EX、WR四个子过程，图8.1（a）为指令周期流程图。

（2）非流水线时空图如图8.1（b）所示。

假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。

（3）流水线时空图如图8.1（c）所示。

由图可见，第一条指令出结果需要4个时钟周期。

当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。

(a)指令周期流程(b) 非流水线时空图(c) 标准流水线时空图图8.1 例8.1答图（4）由图8.1（c）所示的10条指令进入流水线的时空图可见，在13个时钟周期结束时，CPU执行完10条指令，故实际吞吐率为：10/(100ns×13) ≈ 0.77×107条指令/秒（5）在流水处理器中，当任务饱满时，指令不断输入流水线，不论是几级流水线，每隔一个时钟周期都输出一个结果。

对于本题四级流水线而言，处理10条指令所需的时钟周期数为T4 = 4 +（10 −1）= 13。

而非流水线处理10条指令需4×10 = 40个时钟周期。

故该流水处理器的加速比为40 ÷13 ≈ 3.08 例8.2设某机有四个中断源1、2、3、4，其硬件排队优先次序按1→2→3→4降序排列，各中断源的服务程序中所对应的屏蔽字如表8.1所示。

表8.1 例8.2各中断源对应的屏蔽字中断源 屏蔽字1 2 3 41 1 1 0 12 0 1 0 03 1 1 1 14 0 1 0 1（1）给出上述四个中断源的中断处理次序。

（2）若四个中断源同时有中断请求，画出CPU执行程序的轨迹。

计算机组成原理课后答案(第二版)_唐朔飞_第八章

计算机组成原理课后答案(第二版)_唐朔飞_第八章
程序 L4服务 L3服务 L2服务 L1服务 L0服务 现行程序 L0 、 L1 、 L2 、 L3 、 L4 同时请求
t
26. 设某机配有A、B、C三台设备， 其优先级按A→B→C降序排列，为改 变中断处理次序，它们的中断屏蔽字 设置如下：
设备 A B C 屏蔽字 111 010 011
请按下图所示时间轴给出的设备 请求中断的时刻，画出CPU执行程序 的轨迹。设A、B、C中断服务程序的 执行时间均为20s。
向量编码器——向量中断时，用 来产生向量地址； 中断允许触发器（EINT）—— CPU中的中断总开关，完成开、关中 断状态的设置； 中断标记触发器（INT）——用来 建立中断周期状态。INT=1，表示进 入中断周期，即开始执行中断隐指令； 中断屏蔽触发器——对于可屏蔽 的中断源进行开、关中断操作，可视 为各中断源的中断分开关； 采用程序中断技术时，指令系统 中往往有相关指令支持。常见的指令 有：开中断、关中断、中断返回等。
17. 在中断系统中，INTR、INT、 EINT这三个触发器各有何作用？ 解：INTR——中断请求触发器，用 来登记中断源发出的随机性中断请求信号， 以便为CPU查询中断及中断排队判优线路 提供稳定的中断请求信号； EINT——中断允许触发器，CPU中 的中断总开关。当EINT=1时，表示允许 中断（开中断），当EINT=0时，表示禁 止中断（关中断）。其状态可由开、关中 断等指令设置； INT——中断标记触发器，控制器时 序系统中周期状态分配电路的一部分，表 示中断周期标记。当INT=1时，进入中断 周期，执行中断隐指令的操作。
4. 设CPU内有下列部件：PC、IR、 SP、AC、MAR、MDR和CU，要求： （1）画出完成间接寻址的取数指 令LDA@X（将主存某地址单元X的内 容取至AC中）的数据流（从取指令开 始）。 （2）画出中断周期的数据流。 解：CPU中的数据流向与所采用 的数据通路结构直接相关，不同的数 据通路中的数据流是不一样的。常用 的数据通路结构方式有直接连线、单 总线、双总线、三总线等形式，目前 大多采用总线结构，直接连线方式仅 适用于结构特别简单的机器中。

计算机组成原理习题 第八章输入输出系统

计算机组成原理习题 第八章输入输出系统

第八章输入输出系统一、填空题；1.直接内存访问（DMA）方式中，DMA控制器从CPU完全接管对的控制，数据交换不经过CPU,而直接在内存和之间进行。

2.通道是一个特殊功能的，它有自己的专门负责数据输入输出的传输控制。

3.并行I/O接口和串行I/O接口是目前两个最具有权威性的标准接口技术。

4.在计算机系统中，CPU对外围设备的管理，除了程序查询方式、程序中断方式外，还有方式、方式和方式。

5.程序中断方式控制输入输出的主要特点是，可以使A 和B 并行工作。

6.DMA控制器按其A 结构，分为B 型和C 型两种。

7.通道是一个特殊功能的A ，它有自己的B 专门负责数据输入输出的传输控制，CPU只负责C 功能。

8.通道有三种类型：A 通道、B 通道、C 通道。

9.二、选择题：1.下面有关“中断”的叙述，______是不正确的。

A.一旦有中断请求出现，CPU立即停止当前指令的执行，转而去受理中断请求B.CPU响应中断时暂停运行当前程序，自动转移到中断服务程序C.中断方式一般适用于随机出现的服务D.为了保证中断服务程序执行完毕以后，能正确返回到被中断的断点继续执行程序，必须进行现场保存操作2.中断向量地址是______。

A. 子程序入口地址B. 中断服务例行程序入口地址C. 中断服务例行程序入口地址的地址D. 主程序返回地址3.在数据传送过程中，数据由串行变并行或由并行变串行，其转换是通过______。

A. 移位寄存器B. 数据寄存器C. 锁存器D. 指令寄存器4.下述I/O控制方式中，主要由程序实现的是______。

A. PPU(外围处理机)方式B. 中断方式C. DMA方式D. 通道方式5.采用DMA方式传送数据时，每传送一个数据要占用______的时间。

A. 一个指令周期B. 一个机器周期C. 一个时钟周期D. 一个存储周期6.发生中断请求的条件是______。

A. 一条指令执行结束B. 一次I/O操作开始C. 机器内部发生故障D. 一次DMA操作开始7.中断向量地址是______。

计算机组成原理课后答案

计算机组成原理课后答案

计算机组成原理课后答案习题解答第一章思考题与习题1．什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？计算机系统是指计算机硬件、软件和数据通信设备的物理或逻辑的综合体。

硬件即指计算机的实体部分。

软件是由计算机运行所需的程序及相关文档硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要4．如何理解计算机组成和计算机体系结构？计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，即概念性的结构与功能特性，通常是指用机器语言编程的程序员所看到的传统机器的属性，包括指令集、数据类型、存储器寻址技术、I/O 机理等等计算机组成是指如何实现计算机体系结构所体现的属性，它包含了许多对程序员来说是透明的硬件细节。

5．冯·诺依曼计算机的特点是什么？(1) 计算机由运算器、存储器、控制器和输入设备、输出设备五大部件组成(2) 指令和数据以同等的地位存放于存储器内，并可以按地址寻访(3) 指令和数据均可以用二进制代码表示(4) 指令由操作码和地址码组成(5) 指令在存储器内按顺序存放。

(6) 机器以运算器为中心。

6．画出计算机硬件组成框图，说明各部件的作用及计算机硬件的主要技术指标。

硬件的主要技术指标：(1) 机器字长：指 CPU 一次能处理数据的位数，通常与 CPU 的寄存器位数有关(2) 存储容量：包括主存容量和辅存容量，存放二进制代码的总数＝存储单元个数×存储字长(3) 运算速度：主频、Gibson 法、MIPS 每秒执行百万条指令、CPI 执行一条指令所需时钟周期数、FLOPS 每秒浮点运算次数7．解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。

主机——是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；CPU——中央处理器，是计算机硬件的核心部件，由运算器+控制器组成；存储字长——存储器一次存取操作的最大位数；存储容量——存储器中可存二进制代码的总量；机器字长——CPU能同时处理的数据位数；等于处理器内部寄存器位数指令字长——一条指令包含的二进制代码位数；8．解释下列英文代号：CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS。

计算机组成原理课件第08章

计算机组成原理课件第08章

一、接口的功能和组成
1、总线连接方式的I/O接口电路 、总线连接方式的 接口电路 在总线结构的计算机系统中，每一台 I/O设备都是通过I/O接口挂到系统总线上 的。如图示：
数据线： 数据线：传送数据信息 ，其根数一般等于存储 字长的位数或字符的位 数。双向。 设备选择线： 设备选择线：传送设备 码，其根数取决于I/O指 令中设备码的位数。单 向。 命令线： 命令线：传输CPU向设 备发出的各种命令信号 ，其根数与命令信号多 少有关。单向总线。 状态线： 状态线：向主机报告I/O 设备状态的信号线。单 向总线。
CPU在任何瞬间只能接受一个中断源 CPU在任何瞬间只能接受一个中断源 的请求。 的请求。因此，当多个中断源提出中断请 求时，CPU必须对各中断源的请求进行排 队，且只能接受级别最高的中断源的请求 ，不允许级别低的中断源中断正在运行的 中断服务程序。此时，就可用MASK来改 变中断源的优先级别。 另外，CPU总是在统一的时间，即执 CPU总是在统一的时间， 总是在统一的时间 行每一条指令的最后时刻， 行每一条指令的最后时刻，查询所有设备 是否有中断请求。 是否有中断请求。 接口电路中D、INTR、MASK和中断 查询信号的关系如图示：
2、排队器 、 当多个中断源同时向CPU提出请求时，经 排队器的排队，只有优先级高的中断源排上 队，这样就能实现CPU按中断源优先级的高 低响应中断请求。 下图是设在各个接口电路中的排队电路— —链式排队器。
其中首尾相接的虚线部分组成的门电路是排 当各中断源均无中断请求时，各INTRi 为高电 队器的核心，由一个非门和一个与非门构成。 平，其INTP1 '、 INTP2' 、 INTP3 '……均为高电平 中断源优先级最高的是1号中断源。当多个中 。一旦某中断源提出中断请求,就迫使比其优先级 断源提出中断请求时，排队器输出端INTPi， 低的中断源之INTPi '变为低电平，封锁其发中断 只有一个为高电平，表示该中断源排上队。 请求。

《计算机组成原理》8-输入输出系统

《计算机组成原理》8-输入输出系统

允许中断３
INTA &
&
&
允许中断４ &
&
&
&
1
1
1
1
INTR1
INTR2
INTR3
（ b） 串 行 优 先 链 中 断 排 队 线 路
INTR4
&
至下一级
≥1
INT
程序中断方式
2、中断的处理过程
✓ 软件排队的基本做法是：当CPU访问到 INT0
中
有中断请求时，则保留好中断断点后立
断 服
即进入软件排队程序的入口。从最高优
✓ 中断排队的实现 可以用硬件排队或软件排队两种方法来实现
➢ 硬件排队方式 硬件排队的基本特点是，优先级别高的中断源提出中 断请求后，就自动封锁优先级别较低的中断源的中断请求
➢ 软件排队方式 软件排队是通过编写查询程序实现的。
程序中断方式
2、中断的处理过程
➢ 硬排队方式 I N T R0
INTR1 1
程序直接控制方式
2、条件传送方式
✓ 通过程序查询接口中的状态来控制数据传送的方式，也被称为程序查询 方式。
✓ 程序查询方式中，在执行一次有效的数据传送操作之前，必须对外部设 备的状态进行查询，如果外部设备准备就绪，才能执行数据传送操作。
程序直接控制方式
2、条件传送方式
检查状态标记
N 准备就绪？ Y 执行数据传送
I/O接口
1、接口的概念
✓ 介于主机与外部设备之间的一种缓冲电路称为I/O接口电路，简称I/O接口
（Interface）
✓ 对于主机，I/O接口提供了外部设备的工作状态及数据；对于外部设备，I/O

西安交大计算机组成原理—习题解答(第八章)

西安交大计算机组成原理—习题解答(第八章)
T1 & T5 & T2 T3 & T4 & &
.
Q D C1 +5V
。. .
。
&
。 Q R。
.。
Q D C2 Q R
.
Q D C3
. .
1 。
。
。 Q R。
.
Q D C4
. .
。 Q R。
。
&
CLR
。 S D
Q C5
。
Q
.
10MH 脉冲源
.
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第八章 8.5 ⑵ 解 时序产生器
⑵ 时序产生器逻辑图如下： 节拍译码逻辑如下： T1=C1·/C2 T2=C2 T3=/C1
+5V T3 & T1 & T2 &
Q D C1
. 。.
。
&
。 Q R。
. . 。
Q D C2 Q R
. .
1 。
。
Q D C3
。 Q R。
。
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CLR
。 S D
Q C4
。
Q
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第八章 8.2
8.2请分别分析用硬布线和门阵列两种组合逻辑控制单 元设计技术设计控制器的特点。 解：这两种技术采用的设计方法一样，均为组合逻辑 设计技术，但实现方法不一样。硬布线控制单元基于 传统的逻辑门电路组合逻辑设计方法来构建控制单元 ，门阵列控制器则采用集成度更高、性能更好的门阵 列芯片，利用硬件描述语言等工具编程完成逻辑设计 、通过烧制实现门阵列芯片内部的电路制作。

计算机组成原理10 第十章 CU的设计(2)

计算机组成原理10 第十章 CU的设计(2)

⑨ JMP X
T0
T1 T2 Ad ( IR ) PC
⑩ BAN X
T0
T1 T2 A0 • Ad ( IR ) + A0• PC PC
5. 中断周期 微操作的 节拍安排
T0
T1 T2
10.1
硬件关中断
0
PC MDR
MAR
MDR M ( MAR )
1
W
向量地址
PC
中断隐指令完成
三、组合逻辑设计步骤
T0
EX 执行
1
1 T1
M(MAR) AC
W
(AC)+(MDR) AC T2
MDR
MDR 0
M(MAR)
AC AC 1
1
2. 写出微操作命令的最简表达式
M ( MAR ) MDR
10.1
= FE · 1 + IND · 1 ( ADD + STA + LDA + JMP + BAN ) T T + EX · 1 ( ADD +LDA ) T = T1{ FE + IND ( ADD + STA + LDA + JMP + BAN ) + EX ( ADD +LDA ) }
10.1
微操作命令信号 CLA COM ADD SAT LDA JMP PC 1 M(MAR) ( PC ) +1 MDR OP( IR ) MAR R MDR PC IR ID IND EX 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
FE 取指
T0 T1 T2 PC 1 R MDR PC IR ID

计算机组成原理第三版

计算机组成原理第三版

计算机组成原理第三版
计算机组成原理第三版是一本关于计算机硬件和软件组成的经典教材。

本书主要介绍了计算机的基本原理和构造，是计算机科学与技术、电子信息工程等相关专业的重要教材之一。

本书第一章介绍了计算机系统的发展历程和基本概念，包括计算机的定义、基本组成部分以及计算机的性能指标。

第二章讲述了数字逻辑电路的基本概念和设计原理，包括布尔代数、逻辑门、多路选择器和加法器等。

第三章讨论了存储器和存储器层次结构的设计和实现。

其中包括主存储器的组织与映射、虚拟内存和高速缓存等内容。

第四章介绍了指令系统和计算机的指令执行过程。

其中包括指令的格式、寻址方式、指令的执行周期和数据通路等。

第五章讲述了中央处理器（CPU）的设计和实现。

包括控制器、数据通路、指令流水线和乱序执行等。

第六章介绍了I/O系统的组成和工作原理，包括I/O接口、I/O 通道、DMA传输和中断处理等内容。

第七章讨论了计算机总线的结构和功能，包括地址总线、数据总线和控制总线等。

第八章介绍了计算机的输入输出设备，包括显示器、键盘、鼠标和打印机等。

第九章讨论了计算机体系结构的设计和性能评价。

包括指令级并行和线程级并行的基本概念和实现。

第十章介绍了计算机网络的基本概念和组成部分，包括局域网、广域网和互联网等。

最后一章讨论了一些计算机系统的实践和发展趋势，包括多核处理器、量子计算机和脑机接口等。

通过学习计算机组成原理，读者可以了解计算机的工作原理和实现细节，为进一步深入研究计算机科学和相关领域打下坚实的基础。

计算机组成原理9PPT课件

计算机组成原理9PPT课件
第9章 输入输出(I/O)接口
2021/3/12
1
第9章 输入输出(I/O)接口
❖9.1 输入输出接口概述 ❖9.2 I/O接口的组成与工作原理 ❖9.3 中断系统 ❖9.4 DMA技术 ❖9.5 通道技术
2021/3/12
2
9.1 输入输出接口概述
一、输入输出系统的发展概况
1. 无I/O技术
2. 程序查询I/O方式
（“忙”、“就绪”、“中断请求”）
2021/3/12
14
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9.2 I/O接口的组成与工作原理
❖1．I/O接口的功能与组成
接口的主要功能有：
（1）地址识别与设备选择
（2）接收、保存CPU的I/O控制命令
（3）反映外设的工作状态
（4）信号转换
（5）数据格式、码制的转换与数据检错/纠错
（6）传送数据
是主机与“外部世界”的连接电路，负责 “中转”各种信息。
2021/3/12
13
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9.2 I/O接口的组成与工作原理
❖为什么要设置接口？
▪ 1. 实现设备的选择 ▪ 2. 实现数据缓冲达到速度匹配 ▪ 3. 实现数据 串 ---并格式转换 ▪ 4. 实现电平转换 ▪ 5. 传送控制命令 ▪ 6. 反映设备的状态
（7）中断
2021/3/12
15
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9.2 I/O接口的组成与工作原理
❖接口和端口
▪ 接口由数据缓冲寄存器DBR、状态寄存器、命 令寄存器、端口地址译码、控制逻辑和中断逻 辑组成。
▪ CPU了解外设的状态、控制外设的工作、与外 设交换数据，都是通过接口中用户可见的寄存 器——端口的“读/写”来实现的。
位
(3) 2021/3/12 同步工作采用同步6时标

计算机组成原理(第2版)

计算机组成原理(第2版)
1.1 计算机系统简介 1.2 计算机的基本组成
1.3 计算机硬件的主要技术指标
1.4 本书结构
1.1 计算机系统简介
一、 计算机的软硬件概念
1. 计算机系统
计 算 机 系 统 硬件 计算机的实体， 如主机、外设等 软件 由具有各类特殊功能 的信息（程序）组成
1.1
系统软件 用来管理整个计算机系统
[M] [ACC]
被乘数
MQ X
0
[X]×[MQ]
ACC
ACC∥MQ
④ 除法操作过程
ACC ALU X
运算器
1.2
指令
初态 除 M
MQ
ACC
[M]
被除数
X MQ
[ACC]÷[X]
余数在ACC中
(3)控制器的基本组成
完成 一条 指令 取指令 PC
1.2
取指 访存
执行 访存
CU
分析指令
执行指令
IR
CU
13
1B = 23b
辅存容量
1GB = 230b
1.4 本书结构
计算机
第１篇 概论
1.4 本书结构
计算机
存储器
I/O
第２篇 计算机系统的硬件结构
系统总线
CPU
1.4 本书结构
计算机
存储器
I/O
第３篇 CPU
系统总线
CPU
中央处理器
ALU
CU
CPU 内部互连
寄存器
1.4 本书结构
计算机
存储器
I/O
MIPS CPI
每秒执行百万条指令
执行一条指令所需时钟周期数
FLOPS 每秒浮点运算次数
3.存储容量

计算机组成原理9章：输入输出系统

计算机组成原理9章：输入输出系统

三、直接存储器存取方式（DMA） 1、基本概念 DMA是一种完全由硬件实现的I/O信息交换方式。是在I/O设备与主存 之间建立一条直接传送数据的通路，并在有关硬件电路（ＤＭＡＣ）的 控制下进行数据交换，而不需CPU干预。 在正常工作时，所有工作周期都用于执行CPU的程序，当外设将要 传输的数据准备好后，占用总线一个工作周期和知己交换一个单位数据， 这个周期过后，CPU继续控制总线，执行原程序。如此重复，直至整个 数据块传送完毕。 ２、DMA的工作方式（访内冲突的处理） DMA技术的出现，使得外设可以通过DMA控制器直接访问内存，此 时，CPU可以继续执行原程序，CPU继续执行程序时要要访问内存， DMA传送时也要访问内存，这样就会出现访问内存冲突。如何处理？
3、DMA接口的组成及功能 （1）功能：指挥某台I/O设备完成操作；指出被传送信息在主存的首地址；指 出要传送的字节数。 （2）组成 ①IOCR：I/O控制寄存器，来自CPU的命令码，设备码，来自I/O设备的状态字。 ②IOAR：I/O地址寄存器，要交换信息在内存的首地址，自动加1 ③WC：字计数器，存放要成批交换的数据的个数，自动减1 ④IOIR：准备与内存交换的信息 ⑤BC：字节计数器，一次只能传送一个字节时用。 ⑥控制逻辑 以上各部分组成DMAC 4、DMA工作过程 （1）I/O指令→IOCR,命令码启动DMA，设备码选中所需设备 （2）DMA启动后，赋初值：内存首址→IOCR，交换字数→WC (字节→BC)， 有关状态及控制信息→DMA （3）被启动的设备准备就绪，向CPU发DMA请求，CPU响应，便交换数据。 （4）从I/O接口输入一数据（从内存输出一数据）到IOIR，IOARMAR， IOIR→MIR ,完成一个数据的传送，同时修改IOAR和WC（BC） （5）又一数据从I/O接口（从内存）→IOIR，重复（4），直到所有数据传送 完毕。

计算机组成原理

计算机组成原理
2013年8月3日 第11页
计算机组成原理
⊙第六章中央处理器
6.1.1 中央处理器的功能与组成 (4/5)
五、CPU的组成
（1）指令部件 程序计数器(PC)、指令寄存器(IR)、指令译码器（ID）、程序状态寄存 器（PSW）和地址形成部件等。 （2）时序部件 时序部件就是用来产生各部件所需要的定时控制信号的部件。时序信号 一般由工作周期，工作节拍及工作时标脉冲三级时序信号构成。 （3）微操作控制线路 微操作是指计算机中最基本的操作；微操作控制逻辑，用来产生机器所 需的全部的微操作信号。微操作控制逻辑的作用是把操作码译码器输出 的控制电位，时序信号以及各种控制条件进行组合，按一定时间顺序产 生并发出一系列微操作控制信号，以完成指令规定的全部操作。 （4）中断控制逻辑 中断控制逻辑用来控制中断处理的硬件逻辑。
中央处理器的总体结构 指令的执行与时序产生器 微程序设计技术和微程序控制器 硬布线控制器与门陈列控制器

2013年8月3日
第5页
计算机组成原理
⊙第六章中央处理器
教学过程
6.1 中央处理器的总体结构 6.2 指令的执行与时序产生器 6.3 微程序设计技术与微程序控制器 6.4 硬布线控制器与门阵列控制器 6.5 CPU新技术
R0..R3,S,D,T
图6-3 模型计算机框图
2013年8月3日 第25页
计算机组成原理
⊙第六章中央处理器
6.2.1 指令周期 (11/18)
三、微操作序列 （1）“从主存中取出一个字”的微操作序列 ①R1out，0X，0Y，RY，ADD，Zin （把有效地址送入暂存器Z。） ②Zout，MARin，READ （将总线地址送入MAR，并发送读命令READ。） ③WMFC （控制器等待存储器发来的操作完成信号MFC。） ④MDRout，0X，Xin，0Y，ADD，Zin （控制器收到MFC后，将MDR中已读的代码送暂存器Z。） ⑤Zout，R2in （将取得的数据装入R2寄存器中。）

计算机组成原理第九、十章答案

计算机组成原理第九、十章答案
（Y）+（C）Z
ZB
Bo，Yi Co，ALUi，+ Zo，Bi
（2） SUB A，H指令流程及微命令序列如下：
PCMAR
PCo，MARi
MM读
1 R
PC+1 PC
MDR IR
+1（图中未标出，
可与前一步并行）
MDRo，IRi
OP=？
SUB
SUB HY
（AC）–（H）Z
ZAC
Ho，Yi
由于题意中没有给出确切的数据通路结构，
故上述节拍分配方案的并行性较低。
2. 写出完成下列指令的微操作及节拍安 排（包括取指操作）。
（1）指令ADD R1，X完成将R1寄存 器的内容和主存X单元的内容相加，结果存 于R1的操作。
（2）指令ISZ X完成将主存X单元的内 容增1，并根据其结果若为0，则跳过下一条 指令执行。
4. 能不能说机器的主频越快，机器 的速度就越快，为什么？
解：不能说机器的主频越快，机器
的速度就越快。因为机器的速度不仅与主 频有关，还与数据通路结构、时序分配方 案、ALU运算能力、指令功能强弱等多 种因素有关，要看综合效果。
5. 设机器A的主频为8MHz，机器周 期含4个时钟周期，且该机的平均指令执 行速度是0.4MIPS，试求该机的平均指令
K K+1
JMP I K 间址特征
解：假设同上题，仍按组合逻辑、单总
线、同步控制安排，带返转指令的全部微操 作及节拍如下：
取指周期： T0 PCMAR，1R T1 PC+1，M(MAR)MDR T2 MDRIR，OP(IR)ID 执行周期：
T0 K(IR)MAR T1 M+1MDR，0 -w

计算机组成原理第10章习题指导

计算机组成原理第10章习题指导

T0 MDR→Bus→R2 R2→Bus→E
；E 通过总线送 ALU
2
计算机组成原理第 10 章习题
（3）完成“STA @mem”指令所需的微操作命令及节拍安排 取指周期 T0 PC→Bus→MAR，1→R T1 M(MAR) →MDR，(PC) + 1→PC T2 MDR→Bus→IR，OP(IR) →微操作命令形成部件 间址周期 T0 Ad(IR) →Bus→MAR，1→R T1 M(MAR) →MDR 执行周期 T0 MDR→Bus→MAR，1→W T1 ACC→Bus→MDR T2 MDR→M(MAR)
操作控制
28位
判断
3位
下地址
9位
图 10.3 例 10.5 微指令格式
例 10.6 某机共有 52 个微操作控制信号，构成 5 个相斥类的微命令组，各组分别包含 5、 8、2、15、22 个微命令。已知可判定的外部条件有两个，微指令字长 28 位。
（1）按水平型微指令格式设计微指令，要求微指令的下地址字段直接给出后续微指令 地址。
#
（2）中央控制节拍包括取指阶段所有节拍和执行阶段的 T0 、T1 、T2 3 个节拍，完 成取指令和取操作数及乘法运算前的准备工作。局部控制节拍是执行阶段的 T0*和 T1*节拍， 其中 T0*为重复加操作，受 Q 寄存器末两位 Q14Q15 控制，最多执行 15 次；T1*为移位操作， 共执行 14 次。
计算机组成原理第 10 章习题
第 10 章 控制单元的设计
例 10.1 设 CPU 中各部件及其相互连接关系如图 10.1 所示。图中 W 是写控制标志，R 是读控制标志，R1 和 R2 是暂存器。
存储器
W R MAR
MDR
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C3
C1
C0~13 、 ALUop
• 取数：C5、C1、C2 • 计算：C6、C7 • 写回：C8
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ADD @X的控制－总线连接方式
IRi PCi IR CU PC flag clk MARi PCo MARo MDRi MAR 地址 总线 MDR 数据 总线 ACCi MDRo ACC ACCo Yi Y ALU ALUop Z ALUi Zo
– 写结果
• EA->MAR • REG ->MDR->MEM
MAR
MDR
地址总线
数据总线 MEM
• 数据通路连接方式
– 分散式 – 总线式
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7
指令周期
• 执行一条指令所需的时间
– 通常，不同指令所需时间不同（如乘法操作的执行周期较长） – 单周期实现
• 定长单周期：一个周期一条指令，周期宽度以数据通路最长的指 令为准 • 不定长单周期：一个周期一条指令，周期宽度各个指令不同
控制部件设计
组合逻辑实现
微操作的节拍安排原则
• 顺序性：遵守微操作的先后次序
– 如先送地址，在发读写令
• 并行性：为了性能考虑，可以并行的微操 作尽量安排在一个节拍内
– 针对不同对象的微操作 – 注意总线冲突
11
指令周期的数据流与微操作
• 数据流：指令执行时数据的流动 • 微操作：各个机器周期所包含的动作
– 取指周期 – 间址周期 – 执行周期
• 各个指令不同，包括取数、计算、写结果等 • 以10条指令为例
– – – – 非访存指令：CLA, COM, SHR, CSL, STP 访存指令：ADD X, STA X, LDA X 转移指令：JMP X, BAN X 注意：采用直接寻址，并基于ACC操作
CONTROLER
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CPU组成（con’t）
• ALU：完成算术逻辑运算、移位等 • 寄存器
– 通用寄存器：运算
• X86：AX/BX/CX/DX 、CS/DS/SS/ES、SP/BP/SI/DI、
– 状态寄存器：flag （F）、PSW（工作方式、中断允 许） – 控制寄存器：PC（IP）、IR、MAR、MDR。。。 – 用户可见和不可见
• IR、MAR、MDR等不可见
llxx@
5
寄存器组织举例
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6
CPU组成（con’t）
• 总线接口
– MAR、MDR – 取指
• PC->MAR • MEM->MDR->IR
CLK
CU REG PC IR
– 读操作数
• EA->MAR • MEM ->MDR->REG
– 不定长机器周期模式
• 不同机器周期的节拍数不等，如不同指令的执行周期的节拍数 可以不等
– 中央控制和局部控制模式
• 中央控制：多数指令的机器周期等长 • 局部控制：少数复杂指令的某些操作进行局部控制
– 局部时钟与全局时钟要同步（保持一定的比例的结构与功能 • 指令的执行过程
– 节拍宽度：按照微操作的要求，满 足信息沿数据通路从源寄存器传送 到目的寄存器所需的时间
IR 译码器 节 T0 拍 发 生 器 Tn CLK T0 T1 T2 T3 C0 flag CU
• 控制部件实现方式
– 组合逻辑电路 – 微程序设计
Cn
取指周期
间址周期
执行周期
指令周期
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C9 PC
C10 IR
C3
C1
C0~13 、 ALUop
• 因为IR=MDR, 故省略了IR->MAR的路径
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ADD @X的控制－取指
C13 M D R C2 C5 M A R C12 ACC C6 C0 clk CU C4 flag C7 ALU ALUop C8 C11
• PCo、MARi、MDRo、IRi
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ADD @X的控制－间址
IRi PCi IR CU C0~13 、 ALUop PC flag clk MARi PCo MARo MDRi MAR 地址 总线 MDR 数据 总线 ACCi MDRo ACC ACCo Yi Y ALU ALUop Z ALUi Zo
指令周期示意
• 遇到间接寻址的指令时，指令周期中有一段“间址周 期”用于访存取出有效地址。
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10
多级时序系统
• 一个指令周期包含若干个机器周期，一个机器周期又包含 若干个时钟周期(节拍)，每个指令周期内的机器周期数可 以不等，每个机器周期内的节拍数也可以不等。
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计算机组成原理 第8、9、10章
中科大11系 李曦
内容
• • • • • CPU功能 CPU的结构 执行指令的过程 控制单元设计 流水线处理器技术（参见Hennessy本）
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2
CPU功能
• 解释程序的指令，完成数据加工，产生系 统控制信号
– 取指：从内存的指令段中读取指令 – 译码：对op和地址域进行分析 – 执行：根据指令产生各种控制信号，完成数据 加工
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CU
ACC
PC
IR
MAR
MDR
地址总线
数据总线 MEM R W
13
间址周期
• 取操作数的有效 地址
– 形式地址送往 MAR，Ad(IR)-> MAR – CU发读令，1->R – 得到有效地址， M(MAR) ->MDR – MDR->Ad(IR)
PC CU ACC
– 多周期实现——将指令的执行过程划分成多个步骤，每个周期 完成一个步骤。n个CPU工作周期构成一个指令周期（本书的 模式）。
• 如取指周期、间址周期、执行周期、中断周期等 • CPU中设置标志触发器指示当前的工作周期
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8
指令周期（con’t）
• 指令周期 vs. 机器周期 vs. CPU工作周期 vs. 总 线周期
• 取数：MDRo、MARi 、MDRo、Yi • 计算：ACCo、ALUi • 写回：Zo、ACCi
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时钟同步控制方式
• 指令执行的过程是顺序完成各个机器周期中的微操 作的过程 • 指令和微操作的执行由统一的时序信号控制
– 定长机器周期模式
• 所有机器周期的节拍数相等
– 多个机器周期 – 多个微操作
• CU的功能：产生各种控制信号（微指令） • CU的定时：按照微操作的顺序在不同的节拍发出 不同的控制信号 • 要好好研究各个指令的数据通路！！！ • 作业：4（p366）、1（p387）、6，11，12
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控制部件设计
• 任务：根据各个指令执行时在不 同节拍的微操作要求，生成各个 控制信号 • 指令译码 • 节拍发生器：在时钟控制下，使 CU按规定的节拍发出控制信号
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CPU的组成
• 按功能部件划分
– – – – 运算器（ALU） 寄存器（寄存器堆） 控制器（含中断控制） 系统总线接口等
ALU REG CTRL BUS INTERFACE
MEMORY
• 按数据流
– 数据通路（datapath） ： 各种寄存器和运算器 – 控制器：组合电路控制逻 辑、微程序控制器
– 机器周期（ CPU工作周期 ）：取指、间址、执行 – 时钟周期（T1/T2/T3/T4/Tw。。）、节拍、状态
• 机器性能：P=指令数×CPI×T
– 程序中的指令数由ISA和编译器确定 – CPI为平均值。CPI和时钟周期宽度由处理器的实现技 术确定
机器周期 /总线周期 指令周期
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• • • • • • 地址0送MAR，0->MAR 发写令，1->W 断点送MDR，PC->MDR 断点写入内存，MDR->M(MAR) 中断向量送PC，向量地址->PC 关中断，0->EINT
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控制单元（CU）的功能（$9.2）
• 在时钟控制下，产生完成各个微操作所需的控制 信号 • CU的外特性
IR
MAR
MDR
地址总线
数据总线 MEM R W
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执行周期——非访存指令
• CLA: 清ACC
– 0->ACC
• COM: ACC取反
– /ACC->ACC
• SHR: ACC算术右移一位, 符号位不变
– L(ACC)->R(ACC), ACC0->ACC0 • CSL: ACC循环左移一位 – R(ACC)->L(ACC), ACC0->ACCn • STP：停机，标志触发器G置“0”
– 0->G
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执行周期——访存指令
• ADD X: ACC与地址X的内容 相加，结果在ACC中
– – – – – – – – Ad(IR)->MAR 1->R M(MAR)->MDR ACC+MDR->ACC Ad(IR)->MAR 1->W ACC->MDR MDR->M(MAR) CU ACC
C0~13 、 ALUop
• 寄存器Y、Z的作用：保持ALU的操作数
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ADD @X的控制－取指
IRi PCi IR CU C0~13 、 ALUop PC flag clk MARi PCo MARo MDRi MAR 地址 总线 MDR 数据 总线 ACCi MDRo ACC ACCo Yi Y ALU ALUop Z ALUi Zo
– 输入
• • • • 时钟 指令寄存器（IR）的op域 标志：指示CPU的当前状态 中断、DMA等外部控制信号

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