2.实验二 QuartusII原理图输入法层次化设计

实验2 在QuartusII中用原理图输入法设计1位全加器一、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个1位全加器的设计把握利用QUARTUS软件进行原理图输入方式的电子线路设计的详细流程。

二、实验原理：一个1位全加器可以由2个半加器和一个或门连接而成，而一个半加器由一个与门和一个异或门组成，全加器和半加器的电路图见课本（图3-7、图3-8）。

依此类推，一个n位全加器可以由n个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。

三、实验内容：1、按照原理图输入的方法与流程，分别用电路图输入和verilog编程两种方法完成半加器设计，进而完成全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。

（1）原理图输入法：原理图输入法也称为图形编辑输入法，用QuartusⅡ原理图输入设计法进行数字系统设计时，不需要任何硬件描述语言的知识，在具有数字逻辑电路基本知识的基础上，利用QuartusⅡ软件提供的EDA平台设计数字电路或系统。

图形输入的简要步骤如下：1.选择【File】--【New】选项，打开新建文件类型选择窗口2.选择Block Diagram/Schematic File打开图形编辑输入窗口3.在图形编辑窗口中任一个位置双击鼠标，或点击图中的“符号工具”按钮，或选择菜单Edit下的Insert Symbol命令，弹出下图所示的元件选择窗口：4. 通过选取元件，便可在工作区中完成电路的设计输入。

2、引脚约束：键1、键2、键3(PIO 0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接cout和sum。

ain:pin233bin:pin234cin:pin235sum:pin2cout:pin13、下载试验箱验证，模式开关选5。

实验一用原理图输入法设计四位全加器一实验目的1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二实验仪器电子计算机Quartus II三实验原理加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

四位全加器可对两个多位二进制数进行加法运算，同时产生进位。

当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

四实验步骤（一）创建工程1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名2、将设计文件加入工程。

3、选择仿真器和综合类型，目标芯片EP2C5T144C8。

4、设置相关参数（二）原理图设计1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。

2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。

3、保存到工程建立的目录文件夹4、将设计项目设置成可调用的文件。

在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。

Ｑｕa ｒtus2原理图输入法(上机实训）一、实验目的1．熟悉Ｑuartus2的使用方法。

２.熟悉Quartu ｓ２原理图输入法的全过程。

二 、实验设备:1. 计算机2. Quartus Ⅱ软件 三、实验原理1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多,我们用一个与门、一个非门和同或门（xnor 为同或符合,相同为1，不同为0）来实现。

先设计底层文件:半加器,再设计顶层文件全加器。

（1） 半加器的设计：半加器表达式：进位:ｃo=ａ and b和:ｓｏ=a x ｎｏｒ （ not b )半加器原理图如下：I113coa sob101010110001100co so b a notxnor2and2（2） 全加器的设计： 全加器原理图如下:I113ain cout cout ain bin sumcinbin sumcinf_adderor2af e du3u2u1b acco soBco soBh_adder A h_adderA四、实验内容1．用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

２．用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能。

3.用Ｄ触发器设计一个四位可以自启动的环形计数器，仿真验证其功能。

五、实验步骤参考１、设计思路和过程（1）半加器的设计:通过对半加器的逻辑功能的分析可以知道,半加器完成２进制加法并有进位功能，因此使用与门和异或门即可完成逻辑功能。

打开Quartuｓ２并创建工程文件后,添加与门和异或门,2个输入端，2个输出端,并连线，即完成半加器的电路设计。

（2）全加器的设计：通过对全加器的逻辑功能的分析可以知道,全加器完成带有后位进位的2进制加法并向前进位，因此用(１)中的2个半加器和一个或门就可以完成该逻辑功能。

即完成3个2进制数的相加，一个半加器的其中一个输入端借另一个的S输出端,该半加器的Ｓ输出端即为全加器的S输出端。

在QuartusII中用原理图输入法设计8位全加器VHDL与集成电路设计实验报告实验二：在QuartusII中用原理图输入法设计8位全加器姓名院系学号任课教师指导教师评阅教师实验地点实验四号楼611室实验时间2012 年11月实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。

而一个1位全加器可以按照6.1节的方法来完成实验内容：实验内容1：按照6.1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。

键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum 和cout实验内容2：实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。

建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout实验过程：1、先建立工程，再建立第一个半加器.bdf文件，进行元件逻辑器件选择，放置好端口器件，连接好线，改好名字2、进行编译综合。

3、再在半加器的基础上建立全加器。

注意半加器要进行包装成一个元件。

4、再在全加器的基础上建立起8位全加器。

同样要把全加器进行包装。

5、仿真分析：建立一个.vwf文件，设定好各个输入端口频率，进行仿真分析。

6、硬件测试：引脚锁定，综合，接实验箱的线，打开电源，如果没有驱动，进行驱动选择。

点击下载按钮，进行下载测试。

5、测试过程及结果：引脚锁定4个按键，按前两个按键，前两位的数码管的前两个数码管显示两个数，还有另外两个数码管6/5显示和，按另外两个键，后两位的数码管显示当前的数，结果那6/5两个数码管显示这两个数加起来的和。

数字电路与逻辑设计实验报告实验1 Quartus II 原理图输入法设计一、实验目的1）熟悉用Quartus II原理图输入法进行电路设计和仿真2）掌握Quartus II图形模块的生成和调用3）熟悉实验板的使用二、实验仪器和器件1）计算机2）直流稳压电源3）数字电路与逻辑设计实验开发板三、实验内容1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2）用实验内容1中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号四、设计过程1.设计半加器：可知半加器函数S = A⊕B，C = AB。

故设计为然后点击File ->Save As, 找到要保存的文件夹，Add file to current project前面的“√”,再选择File -> Create/Update -> Create Files for Current File 将创建半加器的模块bsf文件储存在工程目录内，方便下次调用。

2.设计全加器：在原目录下新建工程，创建原理图，直接导入半加器模块，将两个半加器组合附加2输入或门组成全加器，如图：五、实验过程1.按照以上工程创建工程和原理图2.编译原理图，修正错误，使编译通过3.创建waveform vector仿真文件，将所有原理图输入、输出引脚添加至列表。

设置合适的仿真结束时间，对输入变量设置合适的仿真时钟周期。

开始仿真，得到实验的仿真波形：1）半加器：真值表：输入输出A B S C0 0 0 00 1 1 01 0 1 01 1 0 1半加器仿真波形：波形满足S = A⊕B，C = AB，逻辑正确。

2）全加器：真值表：输入输出a b ci co s0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1全加器仿真波形：波形满足函数：co = (a⊕b)ci + ab，s = a⊕b⊕ci，逻辑无错。

北京邮电大学数字电路与逻辑设计实验实验报告实验名称： QuartusII原理图输入法设计与实现学院：班级：姓名：学号：任课老师：实验日期：成绩：一．实验名称和实验任务要求实验名称：QuartusII原理图输入法设计与实现实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。

⑵掌握QuartusII图形模块单元的生成与调用；⑶熟悉实验板的使用。

实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑门设计实现一个半加器，生成新的半加器图像模块。

⑵利用已生成的半加器实现全加器，仿真验证其功能，并能下载到实验板上进行测试。

⑶在一下三个实验内容中任选一个完成实验：用3线—8线译码器（74L138）和逻辑门实现要求的函数；用D触发器设计一个4位可以自启动的环形计数器；用JK触发器设计一个8421码十进制计数器。

二．设计思路和过程半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。

A表示加数，B表示被加数，S表示半加和，C表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知：S=A⊕B C=AB⑶选择两个逻辑门：异或门和与门。

A,B为异或门和与门的输入，S为异或门的输出，C为与门的输出。

⑷利用QuartusII仿真实现其逻辑功能，并生成新的半加器图形模块单元。

全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构成。

全加器有三个输入值，两个输出值：A i为加数，B i为被加数，C i−1为低位向高位的进位。

⑵全加器的逻辑表达式为：S=A i⊕Bi ⊕Ci−1C i=(A i⊕B i) C i−1+A i B i⑶利用全加器的逻辑表达式和半加器的逻辑功能，实现全加器。

选作实验：用3线—8线译码器（74L138）和逻辑门设计实现函数F=C B A+C B A+C B A+C B A。

设计实现过程：⑴利用QuartusII选择译码器（74L138）的图形模块单元。

⑵因为F=∑(0,2,4,7)=Y0 Y2 Y4 Y7，所以函数F可以通过译码器（74L138）和一个与非门实现。

物理与电子科学学院专业实验报告实验课程：FPGA实验原理
实验项目：基于QUARTUSII图形输入电路的设计
专业：物理与电子科学学院
班级：电子信息科学与技术3班
姓名：马竞怡
学号：1308020328
实验日期：年月日
实验预习报告
一、实验目的及要求：
1)通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。

Array 2)初步了解QUARTUSII原理图输入设计的全过程。

3)掌握组合逻辑电路的静态测试方法。

二、实验原理
3-8译码器三输入，八输出。

当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。

因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合
译码器不需要像编码器那样用一个输出端指示输出是否有效。

但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任
何信号。

A B C D7 D6 D5 D4 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 1 0
0 1 0 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 1 0 0 0
1 0 0 0 0 0 1 0 0 0 0
1 0 1 0 0 1 0 0 0 0 0
1 1 0 1 0 0 0 0 0 0
1 1 1 1 0 0 0 0 0 0 0。

北京邮电大学实验报告Quartus原理图输入法设计与实现学院：信息与通信工程学院班级：姓名：学号：一、实验名称：Quartus II 原理图输入法设计二、实验任务要求：1.用逻辑门实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2.用实验内容一中生成的半加器模块和逻辑门实现一个全加器，仿真验证其功能，并下载到实验板上测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

3. 用3 线-8 线译码器（74LS138）和逻辑门设计并实现相应的函数，仿真验证其功能，并下载到实验板上测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

二．设计思路与过程：真值表：1 1 1 1 1(3)逻辑函数为F=C B A +C B A +C B A +CBA，真值表如下A B C F0 0 0 10 0 1 10 1 0 10 1 1 01 0 0 01 0 1 01 1 0 01 1 1 1运用数字电路中所学习的知识，可以简单设计出半加器，全加器和译码器的实验原理图。

运行并观察仿真结果。

在菜单中选择Pin 项，将自己的输入信号与输出信号与实验板的引脚进行绑定。

将其成功下载后，便可以在实验板上实现相应的功能。

三．实验原理图：1.半加器：2.全加器：3.译码器：四．仿真波形图：1. 半加器：2.全加器：3.译码器：五．仿真波形分析：1. 半加器：半加器是能实现两个1 位二进制数相加求得和数及向高位进位的逻辑电路，加数和被加数分别用a,b 表示，求得的和与向高位进位用变量s,c 来表示。

易得c=ab，s=a⊕b，故只有当a,b 同时为高位时，c才输出高位，只要当a,b 不同时，则s 输出高位。

波形与理论完全符合。

2. 全加器：全加器是实现两个1 位二进制数及低位来的进位相加（即将3 个二进制数相加）求得和数及向高位进位的逻辑电路。

，由其原理易得，s=a⊕b⊕ci ，（a⊕b）c= ci+ab,将理论与波形图对比，完全符合。

数字电路与逻辑设计实验实验名称：Quartus II 原理图输入法设计班级：实验目的：1、熟悉用Quartus II 原理图输入法进行电路设计和仿真；2、掌握Quartus II图形模块的生成与调用；3、熟悉实验板的使用。

一、实验所用仪器与元器件：1、计算机2、直流稳压电源3、数字系统与逻辑设计实验开发板二、实验内容：1、用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。

2、用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

3、用3线-8线译码器和逻辑门设计实现函数=+++,仿真验证其功能，并下载到实验F C B A C B A C B A C B A板测试。

要求用拨码开关设定输入信号，发光二极管显示输出信号。

三、 设计思路与过程：1、半加器的实现：半加器是能够实现两个1位二进制数码相加求得和数及向高位进位的逻辑电路。

设被加数和加数用变量A 、B 表示，求得的和、向高位进位用变量S 、C 表示，则可得如下真值表：由真值表可以写出S 、C 的函数表达式：S A BC A B=⊕=所以半加器用一异或门和与门即可实现。

2、全加器的实现（可用1中封装好的半加器） 全加器是实现两个1位二进制数及低位来的进位相加（即将3个1位二进制数相加），求得和数及向高位进位的逻辑电路。

在该全加器中，A1、B1分别表示输入的被加数、加数、C_1表示低位来的进位，S1、C1分别表示本位和、高位的进位。

可得该电路的真值表：由真S1、C1的卡诺图为得1111111111111111S =A B C _+A B _A B _A B _=A B _C C C C ++⊕⊕同理可得111111()_C A B C A B =⊕+3、利用3线-8线译码器和逻辑门设计实现函数F C B A C B A C B A CBA=+++3线-8线译码器的符号如右图所示（由于没有74LS138，就用74138来替代了）。