电流测试
1电流测试简介
功能测试是基于逻辑电平的故障检测，逻辑电平值通过测量原始输出的电压来
确定，因此功能测试实际上是电压测试。电压测试对于检测固定型故障特别是双极
型工艺中的固定型故障是有效的，但对于检测CMOS工艺中的其他类型故障则显得
有些不足，而这些故障类型在CMOS电路测试中是常见的对于较大电路，电压测试
由于测试图形的生成相当复杂且较长，因而电流测试方法被提出来电流测试的测试
集相当短，这种测试方式对于固定型故障也有效。
CMOS电路具有低功耗的优点，静态条件下由泄漏电流引起的功耗可以忽略，仅
在转换期间电路从电源消耗较大的电流。电源电压用V DD表示，Q代表静态
（quiescent)，则IDDQ可用来表示MOS电路静态时从电源获取的电流，对此电
流的测试称为IDDQ测试，这是一种应用前景广泛的测试。
IDDQ测试概念的提出时间并不很长，但自半导体器件问世以来，基于电流的测
量一直是测试元器件的一种方法，这种方法即所谓的IDDQ测试，用在常见的短接故障检测中。自从Wanlsaa于1961年提出CMOS概念,1968年RCA制造出第一
块CMOSIC和1974年制造出第一块MOS微处理器以来，科研人员一直研究CMOS电路的测试，而静态电流测试则作为一项主要的参数测量1975年Nelson提出了IDDQ测试的概念和报告，1981年M.WLevi 首次发表了关于VLSICMOS的测试论文，这就是IDDQ测试研究的开端。其后，IDDQ测试用来检测分析各种DM0S缺陷，包括桥接故障和固定型故障1988年W.Maly首次发表了关于电流测试的论
文,Levi,Malaiya,C.Crapuchettes,M.Patyra,A.Welbers和S.Roy等也率先进行了片内电流测试的研究开发工作，这些研究奠定了IDDQ测试的基础、1981年Philipssemiconductor开始在SRAM产品测试中采用片内IDDQ检测单元，其后许多公司把片内IDDQ检测单元用在ASIC产品中，但早期的IDDQ 测试基本上只为政府、军工资助的部门或项目所应用。
直到20世纪80年代后期，半导体厂商认识到IDDQ测试是检测芯片物理缺陷
的有效方法，IDDQ测试才被普遍应用,CAD工具也开始集成此项功能。目前，
IDDQ测试也逐渐与其他DFT结构，例如扫描路径测试、内建自测试、存储器测试等，结合在一起
应用。20世纪80年代，电流测量基本上是基于片外测量电路的，
80年代末片上电流传感器的理论和设计方法得以提出，随后这方面所开展的理论和方法研究纷纷
出现，IEEETechnicalCommitteeonTestTechnology于1994年成立一个称做
QTAG(QualityTestActionGroup)的技术组织，其任务是研究片上电流传感器的标准化问题，但该
组织得出了电流传感器不经济的结论，因此，1996年结束标准化研究工作，目前电流传感器的研
究主要针对高速片外传感器。
IDDQ测试是源于物理缺陷的测试，也是可靠性测试的一部分1996年SRC (SemiconductorResearchCorporation）认定IDDQ测试是20世纪90年代到
21世纪主要的测试方法之一。IDDQ测试已成为IC测试和CAD工具中一个重要内
容，许多Verilog/HDL模拟工具包含IDDQ测试生成和故障覆盖率分析的功能。
IDDQ测试引起重视主要是测试成本非常低和能从根本上找出电路的问题（缺陷）
所在。例如，在电压测试中，要把测试覆盖率从80％提高10%，测试图形一般要
增加一倍，而要从95％每提高一个百分点，测试图形大约要在前面的基础上提高
一倍，但若在电压测试生成中加入少量的IDDQ测试图形，就可能达到同样的效果。
另外，即使电路功能正常，IDDQ测试仍可检测出桥接、短路、栅氧短路等物理缺
陷。但是IDDQ测试并不能代替功能测试，一般只作为辅助性测试。IDDQ测试也
有其不足之处，一是前面提到的需要选择合适的测量手段，二是对于深亚微米技术，
由于亚阂值元件的增加，静态电流已高得不可区分。
IDDQ测试的原理就是检测CMOS电路静态时的漏电流，电路正常时静态电流非常
小（nA级），而存在缺陷时（如栅氧短路或金属线短接）静态电流就大得多如果
用IDDQ法测出某一电路的电流超常，则意味着此电路可能存在缺陷。图1以
CMOS反相器中栅氧短路和金属线桥接形成的电流通道为例，对这一概念进行了进
一步阐述对于正常的器件，因制造工艺的改变或测量的不准确，也可能得出IDDQ
电流过大的判断，这种情况应先予以排除。
图1CMOS反向器中形成的电流通道
虽然IDDQ的概念比较直观，但对于VLSI而言，IDDQ测试并不简单，关键问题
是如何从量值上区分正常电路的电流和有缺陷电路的电流。1996年WillamsT.E．提出了用静态电流分布来区分电路“好坏”的概念，采用静态电流分布曲线来
描述，如图2所示。图2左半部分是正常的CMOS反相器的静态电流分布曲线，
其均值为Mg，右半部分是有缺陷的CMOS反相器的静态电流分布曲线，其均值为Md。如果Mg
和Md的差值比较大，就可以比较容易地选择一个静态电流上限值来区
分电路的“好坏”。区分开正常电路的电流和有缺陷电路的电流限值，不但与电路
的设计参数、制造工艺有关，还与电流的测试手段有关。
图2IDDQ值的典型分布
2IDDQ测试机理
2.1基本概念
一个数字IC可能包含上百万个晶体管，这些晶体管形成不同的逻辑门，不管
这些门电路形式和实现功能如何，都可以把它们用一个反相器的模型来表达。首先研究CMOS反相器及其在有故障和无故障条件下的转换电流，在输入电压从O转换
到VDD的过程中，PMOS管会由导通转换为截止，而NMOS管则会从截止转换为导通，但在转换时间tf内，栅极所具有的电压会使两管同时导通，也正是在这段时间内
电源和地回路中形成比较大的电流，对其用SPICE模拟所得的波形如图3所示
图3CMOS反相器转换电流的SPICE模拟
图4绘出0.6um工艺，NMOS管W＝L＝0.6um,PMOS管W=2.5um、L＝0.6um的CMOs反相器的SPICE模拟图。上部分图形是CMOS反相器无故障时输入电压Vgs
和电源电流的SPICE模拟图，下部分图形是有故障时（输入输出短接）输入电压
和电源电流的SPICE模拟图。从此图中可以看出，对于有故障的电路，当输入电
压Vgs为高电平时，电源电流维持在一固定的、比较大的值，这是因为输出经NMOS拉低到地电平。但当输入电压Vgs＝0时，PMOS导通，而NMOS也固定在输入
