1位全加器原理图输入设计

一位全加器的设计一．实验目的1．掌握原理图输入设计。

2．利用一位半加器实现一位全加器。

二．实验原理1．一位半加器输入a，b；输出co，so；其中co为进位输出；so为和的输出；真值表如下图所示。

2．一位全加器真值表如下图所示。

三．实验内容1．以原理图输入作为设计输入，设计半加器。

2．利用设计好的半加器，实现全加器的设计。

3．通过仿真，观察设计的正确性。

4．仿真完成后，将原理图设计转换为VHDL文件。

四．设计提示仔细阅读真值表，思考如何将半加器设计为全加器。

五．实验报告要求1．写出原理图设计。

（半加器电路原理图）（全加器原理图）2．分析设计过程。

用两个半加器构成全加器。

3．记录仿真波形，保存生成的元件以及RTL，将原理图文件转变为VHDL文件。

（全加器仿真图）(符号元件)(全加器RTL)（全加器VHDL文件）LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY quan2 ISPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : IN STD_LOGIC;ci : OUT STD_LOGIC;si : OUT STD_LOGIC);END quan2;ARCHITECTURE bdf_type OF quan2 ISCOMPONENT quanPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC;SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC;BEGINb2v_inst : quanPORT MAP(a => a,b => b,co => SYNTHESIZED_WIRE_2,so => SYNTHESIZED_WIRE_0);b2v_inst1 : quanPORT MAP(a => SYNTHESIZED_WIRE_0,b => c,co => SYNTHESIZED_WIRE_1,so => si);ci <= SYNTHESIZED_WIRE_1 OR SYNTHESIZED_WIRE_2;END bdf_type;4．书写实验报告时要结构合理，层次分明，在分析描述的时候，注意语言的流畅。

实验一基于原理图输入法的1位二进制全加器的设计一、实验目的1、学习、掌握QuartusⅡ开发平台的基本使用。

2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法设计1位二进制半加器、1位二进制全加器。

3、学习EDA-V型实验系统的基本使用方法。

二、实验内容1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

2、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图，并进行编译。

如有输入错误，修改后再进行编译。

4、根据1位二进制半加器的工作原理，选择输入合适的输入信号和波形及其输出信号，进行仿真，得到器件的输入与输出波形，验证设计是否正确。

5、创建1位二进制半加器的的元件图形符号。

6、用QuartusⅡ原理图输入输入法输入1位二进制半加器的原理框图（要求用半加器及门电路设计），并进行编译，仿真。

7、确定实验箱电源关闭的情况下，连接好下载线，然后打开实验箱电源，对器件进行编程下载。

8、编程下载成功后，关闭实验箱电源，拆除下载线，按器件引脚设定及功能要求，连接好各测试线，进行硬件测试验证。

三、实验预习要求1、学习、掌握QuartusⅡ的基本使用，学习本EDA-V实验开发系统。

2、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图。

3、根据1位二进制半加器、1位二进制全加器的工作原理，设计并画出它们的输入、输出的理论工作波形。

4、初步制定全加器的引脚锁定。

四、实验要求1、实验原理中详细写出1位二进制半加器、1位二进制全加器的设计过程，及它们的输入、输出的理论工作波形。

2、根据实验内容，详细写出实验的各个步骤，方法。

3、记录实验现象或波形，并与理论值比较、分析。

（如仿真波形与理论工作波形的比较分析，硬件测试与理论真值表的比较分析）。

实验五 1位全加器的文本输入（波形仿真用）1.实验目的通过此实验让学生逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用方法及VHDL 的编程方法。

学习电路的仿真方法。

2.实验内容本实验的内容是建立一个1位全加器。

在实验箱上的按键KEY1~KEY3分别为A、B 和Cin，并通过LED1~LED3指示相应的状态。

输出Sum和Cout通过LED7和LED8指示。

3.实验原理1位全加器的真值表如下所示。

表1位全加器逻辑功能真值表4.实验步骤(1) 启动Quartus II，建立一个空白工程，然后命名为full_add.qpf。

(2) 新建full_add.vhd源程序文件，编写代码。

然后进行综合编译。

若在编译过程中发现错误，则找出并更正错误，直到编译成功为止。

也可采用原理图文件的输入方式，建立半加器，然后在组成１位全加器。

原理图如下所示半加器设计1位全加器设计(3) 波形仿真步骤如下：① 在Quartus II 主界面中选择File → New 命名，打开新建文件对话框，从中选择V ector Waveform File ，如下图所示。

单击OK 建立一个空的波形编辑窗口。

选择File →Saveas 改名为full_add.vwf。

此时会看到窗口内出现如下图所示。

图 新建文件对话框 图 新建波形文件界面② 在上图所示的Name 选项卡内双击鼠标左键，弹出如图 所示的对话框。

在该对话框中单击Node Finder 按钮，弹出如图 所示的对话框。

图 添加节点对话框③ 按照下图所示进行选择和设置，先按下“list ”按钮，再按下“>>”按钮添加所有节点，最后按下“ok ”按钮。

图添加节点④波形编辑器默认的仿真结束时间为1us，根据仿真需要可以设置仿真文件的结束时间。

选择Edit→ End Time命令可以更改。

这里采用默认值不需更改。

图添加完节点的波形图⑤编辑输入节点的波形。

编辑时将使用到波形编辑工具栏中的各种工具。

广州大学学生实验报告实验室： 电子信息楼 317EDA 2017 年 9月 25 日学院 机电学院年级、专业、班电信151姓名苏伟强学号 1507400051实验课程名称 可编程逻辑器件及硬件描述语言实验 成绩实验项目名称实验3 1位全加器原理图输入设计指导老师秦剑一 实验目的a) 掌握1位全加器的工作原理； b) 掌握1位全加器的原理图输入设计方法二 实验原理a) 图1是半加器的真值表，逻辑符号，逻辑图。

此电路是有两个 基本逻辑门元件构成，即与门和异或门，A,B 是逻辑数据的输入口， F是值的数据输出口，CO 是进位数据输出端口图2是全加器的真表。

图1图2三 实验设备a) FPGA 实验箱，Cyclone III EP3C40Q24C08 四 实验内容和结果a) 用原理图输入的方式设计半加器在Quartus II 6.0环境下，点击QUARTUSII6.0的file 菜单，选择new ，打开new 窗口，在new 窗口中选择Device Design Files 选项卡，选择Block Diagram/Schematic File ，进入相应的界面，即可输入原理图。

i. 如图设计好半加器原理图，保存命名为h_adderii. 半加器波形仿真，如图，可以看到满足真值表的情况，说明，设计的半加器是正确的。

iii. 生成可调用底层文件symbol files为了构建全加器的顶层设计，必须将以上设计的半加器h_adder.bdf 设置成可调用的底层元件。

方法：在半加器原理图文件处于打开的状态下，选择file->create/update->create symbol files for current file 命令，即可将当前电路变成一个元件符号存盘(文件名是h_adder.bsf)，以便在高层次设计中调用。

元件符号如图所示：b) 完成全加器的顶层设计i.打开另一个原理图设计窗口，设置成新的工程，文件保存为f_adder.brf 作为本设计的顶层文件，这里要注意的是工程名和顶层文件名称要一致。

目录1 绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2一位全加器电路原理图编辑 (2)2.1 一位全加器电路结构 (2)2.2 一位全加器电路仿真分析波形 (3)2.3 一位全加器电路的版图绘制 (3)2.4一位全加器版图电路仿真并分析波形 (3)2.5 LVS检查匹配 (3)总结 (3)参考文献 (3)附录一：电路原理图网表 (3)附录二：版图网表 (3)1 绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。

早期的集成电路版图编辑器L-Edit在国已具有很高的知名度。

Tanner EDA Tools 也是在L-Edit的基础上建立起来的。

整个设计工具总体上可以归纳为电路设计级和版图设计级两大部分，即以S-Edit 为核心的集成电路设计、模拟、验证模块和以L-Edit为核心的集成电路版图编辑与自动布图布线模块。

Tanner软件包括S-Edit，T-Spice，L-Edit与LVS[1]。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。

L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC 设计者和生产商提供了快速、易用、精确的设计系统。

1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑一位全加器电路原理图2.用tanner软件中的TSpice对一位全加器的电路进行仿真并分析波形3.用tanner软件中的版图编辑器L-Edit进行一位全加器电路的版图绘制，并进行DRC验证4.用tanner软件中的TSpice对一位全加器的版图进行仿真并分析波形5.用tanner软件的layout-Edit中的lvs功能对一位全加器进行LVS检验观察原理图与版图的匹配程度2一位全加器电路原理图编辑2.1 一位全加器电路结构一位全加器电路是数据运算和数字信号处理中应用最广泛的组合模块之一。

实验一：一位全加器原理图输入设计1实验目的1)熟悉Qualtus II工具软件设计的基本流程；2)掌握原理图设计输入与仿真的基本方法。

2实验设备1)PC机、WINDOWS XP SP3；2)Quartus II 9.1；3)友晶DE2开发板。

3实验内容1)熟悉Quartus II 9.1的原理图输入设计方法；2)熟悉DE2开发板；3)一位加法器设计。

4实验步骤1)建立工作库文件夹和编辑设计文件：首先建立工作库目录（如d:\Lab\Lab1\H_add），以便存储工程项目设计文件。

任何一项设计都是一项工程（Project），必须为此工程建立一个放置与此工程相关信息的文件夹，此文件夹被默认为工作库（Work Library）。

一个目录Qualtus II只允许有一个工程，同一工程的所有文件都必须放在同一目录中。

①打开编辑窗口打开Quartus II，选择菜单File→New命令。

在弹出的New对话框中选择Design Files的Block Diagram/Schematic File，如下图所示：②放置元件在原理图编辑窗中的任何空白处双击鼠标左键，跳出Symbol选择窗（或单击右键选择Insert→Symbol…），出现元件选择对话框，如下图所示：元件选择对话框中Libraries:的路径c:/altera/90/quartus/libraries/primitives下为基本逻辑元件库，双击选择你需要的元件（如二与门）；或者在Name:中直接输入元件名称（AND2），单击OK按钮。

你需要的元件会出现在原理图逻辑窗中。

为了设计半加器，分别调入元件AND2、NOT、XNOR2、INPUT和OUTPUT。

如果安放相同元件，只要按住Ctrl键，同时用鼠标拖动该元件。

③添加连线，引脚命名把鼠标移到引脚附近，则鼠标自动由箭头变为十字，按住鼠标左键拖动，即可画出连线。

双击INPUT和OUTPUT的PIN-NAME，使其变成黑色，再输入各引脚名：ain、bin、co和so。

EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。

2、熟悉GW48－ES EDA实验开发系统的基本使用方法。

3、了解原理图输入设计方法。

二、实验内容设计并调试好一个1位二进制全加器，并用GW48－ES EDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144－4或EP1K30TC144－3）进行系统仿真、硬件验证。

设计1位二进制全加器时要求先用基本门电路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。

三、实验条件1、开发条件：MAX＋plusII2、实验设备：GW48－ES EDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144－4或EP1K30TC144－3四、实验设计半加器(h_adder.gdf)全加器(f_adder.gdf)实验结果半加器仿真波形半加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a 键1 PIO0 8b 键2 PIO1 9so 二极管D1 PIO8 20co 二极管D2 PIO9 21 全加器仿真波形全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain 键1 PIO0 8bin 键2 PIO1 9cin 键3 PIO2 10sum 二极管D1 PIO8 20cout 二极管D2 PIO9 21全加器真值表ain 0 1 0 1 0 1 0 1 bin 0 0 1 1 0 0 1 1 cin 0 0 0 0 1 1 1 1 sum 0 1 1 0 1 0 0 1 cout 0 0 0 1 0 1 1 1实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。

桂林电子科技大学实验报告2015-2016学年第二学期开课单位海洋信息工程学院适用年级、专业13级电子信息工程课程名称EDA技术与应用主讲教师覃琴实验名称一位全加器学号1316030515姓名魏春梅实验一一位全加器的原理图设计一、实验目的①掌握Quartus II原理图输入法的编辑、编译（综合）、仿真和编程下载的操作过程.②用原理图输入法设计全加器电路,并通过电路仿真和硬件验证，进一步了解全加器的功能.③熟悉EDA实训仪的使用方法。

二、实验原理考虑来自低位来的进位的加法运算称为”全加”，能实现全加运算的电路称为全加器.1位全加器的真值表如表1。

1所列,表中的A、B是两个一位二进制加数的输入端。

CI是来自低位来的进位输入端。

SO是和数输出端，CO是向高位的进位输出端。

根据真值表写出电路输出与输入之间的逻辑关系表达式为:A B CI SO CO三、实验设备①EDA实训仪1台.②计算机1台（装有Quartus II软件)。

四、实验内容在Quartus II软件中，采用原理图输入法设计1位的全加器电路,编辑、编译（综合）、仿真,引脚锁定，并下载到EDA实训仪中进行验证。

注：用EDA实训仪上的拨动开关S1、S2、SO分别作为加数A、加数B、低位进位输入端CI,用发光二极管L1、L0分别作为和输出端SO、仅为输出端CO。

五、实验预习要求①查阅资料,复习有关全加器的内容，并认真阅读实验指导书，分析、掌握实验原理.②预习理论课本有关Quartus II软件的使用方法，并简要地写出Quartus II软件的操作步骤。

③复习数字逻辑电路有关全加器的内容，设计1位全加器的逻辑电路图。

1、实验电路图路径：E/1316030515/adder2、实验波形仿真图路径：E/1316030515/adder3、实验结果图六、实验总结①用Quartus II软件的原理图输入法进行数字电路设计的方法及步骤。

1、建立工程项目（文件夹、工程名、芯片选择)；2、编辑设计文件（元件、连线、输入输出、检查电路正确性);3、时序仿真（波形验证设计结果）；4、引脚锁定（参考文件锁定输入输出引脚）；5、编译下载;6、硬件调试。

实验一原理图法设计一位全加器一．实验目的1．学习并掌握QUARTUS II 软件的基本操作。

2．学习在QUARTUS II下用原理图输入法设计简单逻辑电路与功能仿真的方法。

二．实验仪器设备1．PC机一台2．QUARTUS II 6.0。

三．实验要求1．预习教材中的相关内容，画出一位全加器的原理图。

2．学习QUARTUS II软件的使用。

3．用图形输入方式完成电路设计，编译、仿真。

四．实验内容及参考实验步骤一、设计输入1、开机，进入QUARTUS II。

2、为本工程设计建立一个文件夹。

3、建立半加器设计文件。

选择File菜单之New项，选择文件类型，本设计选择Block Diagram /Schematic File ,建立一个图形编辑文件.4、输入元器件。

在图形编辑区右击鼠标，选择Insert , Symbol 项。

从Symbol Libraries项中选择primitives库，然后选择相应的元件和输入输出引脚。

（或直接在Symbol Name 中输入所需元件的名称进行选取）。

5、连接。

将各元件用鼠标按图1连接。

图1 半加器原理图6、输入引脚名称。

在引脚的PIN_NAME处左键双击使之变黑，键入引脚名称。

7、保存文件。

选择File菜单之Save项,将文件存入本工程文件夹内。

二、创建工程并编译1、创建一个新的工程，将半加器文件加入工程。

2、编译。

点击Start Compilation按钮进行编译。

如果发现错误，改正后再次编译。

三、仿真1、建立波形文件。

选择File菜单之New项，选择Other Fles中的V ector Waveform File文件类型，建立一个波形文件2、设定仿真时间。

选择菜单Edit的End Time ….项设定仿真时间域。

例如1us.3、输入端口信号。

选择菜单View的Utility Windows项的Node Finder选项，在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。

一位全加器的版图设计暴鑫-1152613一． 实验名称一位全加器的版图设计二． 实验目的与内容绘制电路图：理解instance 、电路的层次结构、CDF 参数、sheet 等概念；掌握从电路图抽取网表后用于Hspice 仿真的方法；理解电路设计的概念；对1位全加器进行电路设计与仿真；进一步掌握Virtuoso 软件使用和版图设计技巧。

进行一位加法器的版图设计。

进一步掌握使用Dracula 进行DRC 、LVS 的方法；完成一位全加器版图验证。

三． 实验相关知识1. 一位全加器一位全加器是计算A 、B 、Cin （进位信号输入）三个二进制数相加的结果，得出sum （和）、cout （进位输出）2. 反相器是数字逻辑中实现逻辑非的逻辑门 反相器的版图如下 i⊕⊕=A =BC i ABC i ABC i ABC i+++C o AB BC i AC i++=AB Cout SumCin Full adder四．实验步骤1.完成了一位加法器电路的电路设计、电路图输入、电路仿真。

2.在版图设计阶段，就是将完成的电路的版图绘制完成。

3.一位全加器版图的DRC、LVS检查。

五．实验结果版图做出来是这个样子的然后进行验证后出现了很多错误改了很久还是有错误，最后就放弃掉了TAT还是对版图设计规则的不熟悉，不熟练通过Hspice仿真得到反相器的输入输出波形：一位全加器的电路图：用Hspice仿真上述电路得到的结果五．实验体会这个实验做了好几周，耗时也是非常长，对这个实验实在是印象相当深刻。

刚开始的时候自己画版图，花了半天也就把反相器的画出来了，然后发现二选一和反相器在库里面都是有的。

于是就放弃了自己创作，用库里面的原件去画，三个二选一，三个反相器。

看了月勇的布局以后就模仿他的做了，基本我俩的版图是一样的，因为后来我拷到u盘中的文件坏了，用了他的半成品进行版图最后的链接，但是验证时候除了许多问题，大部分都是尺寸问题，有的会改，但是有的地方就不知道该怎么下手，一点头绪都没有。