实验一两个多位十进制数相加的实验
一、实验目的
1、学习数据传送和算术运算指令的用法。
2、熟悉在PC机上建立、汇编、链接、调试和运行汇编语言程序的过程。
二、实验内容
将两个多位十进制数相加，要求被加数和加数均以ASCII码形式各自顺序存放在以DATA1、DATA2为首的5个内存单元中（低位在前），结果送回DATA1处。
三、程序框图
四、程序清单
DATA SEGMENT ；定义数据段
DATA1 DB 33H,39H,31H,37H,34H ;被加数
DATA1END EQU $-1
DATA2 DB 34H,35H,30H,38H,32H ;加数
DATA2END EQU $-1
SUM DB 5 DUP() ；定义5个空字节
DATA ENDS
STACK SEGMENT ；定义堆栈段
STA DB 20 DUP() ；取从STA开始的20个字节为堆栈段TOP EQU LENGTH STA ；将堆栈段长度存放在TOP中
STACK ENDS ；堆栈段定义结束
CODE SEGMENT ；定义程序代码段
ASSUME CS:CODE,DS:DATA,SS:STACK,ES:DATA ；表明程序代码段与段地址之间的关系START: MOV AX,DATA
MOV DS,AX ；将段地址送入段地址寄存器
MOV AX,STACK
MOV SS,AX ；将当前堆栈段首地址送入SS
MOV SP,AX ；将堆栈段首地址送入堆栈指针寄存器
MOV SI,OFFSET DATA1END ；将DATA1的偏移地址送入SI
MOV DI,OFFSET DATA2END ；将DATA2的偏移地址送入DI
CALL ADDA ；调用子程序ADDA
MOV AX,4C00H
INT 21H ；中断调用
ADDA PROC NEAR ；子程序段
MOV DX,SI ；DX=0004H
MOV BP,DI ；BP=0009H
MOV BX,05H ；程序调用次数
AD1: SUB BYTE PTR[SI],30H ；将被加数的ASCII码转换成十六进制数
SUB BYTE PTR[DI],30H ；将加数的ASCII码转换成十六进制数
DEC SI ；SI中的内容自减1
DEC DI ；DI中的内容自减1
DEC BX ；程序调用次数自减1
JNZ AD1 ；条件转移
MOV SI,DX ；回到初始位置
MOV DI,BP
MOV CX,05H ；循环次数控制
CLC ；清除CF位
AD2: MOV AL,[SI]
MOV BL,[DI]
ADC AL,BL ；从低位开始进行带进/借位的加法运算
AAA ；转换成非压缩BCD码，低位存于AL，高位存于AH MOV [SI],AL ；将AL中的内容存入SI所在地址
DEC SI ；偏移地址自减
DEC DI ；偏移地址自减
LOOP AD2 ；循环控制指令
MOV SI,DX
MOV DI,BP
MOV BX,05H
AD3: ADD BYTE PTR[SI],30H ；将16进制数转换为ASCII码表示
ADD BYTE PTR[DI],30H
DEC SI ；偏移地址自减
DEC DI
DEC BX
JNZ AD3
RET ；返回指令
ADDA ENDP ；结束子程序
CODE ENDS ；结束程序代码段
END START
五、实验结果（截屏--软件实验或者拍照---硬件实验）
六、实验结果分析（预期结果与实际结果的对照）
1、数据段分析
用ASCII码值的形式表示被加数和加数
被加数=39174；加数=45082
2、堆栈段分析
用于存放计算过程中的过程量。
3、程序代码段分析
1）从低位起，将被加数和加数转换成十六进制数
被加数和加数转换各位转换成十六进制数表示。
2）从低位起进行各个位上的带进位的加法运算
得到的结果的各位上的十六进制表示形式。
3）将结果的各个位上的数转换成ASCII码的形式得到最后的结果
实验得到的最后的结果是39174+45082=84256。
七、实验心得体会
通过本次实验，我对汇编有了更物理化的认识，也明白了汇编中各个寄存器的作用及寄存器间是怎样联系的，也初步明白了什么是段地址，什么是堆栈，以及汇编的基本结构和循环结构的基本运用。但是，我的了解只是初步的，汇编中还有很多我不明白和不了解的地方，最重要的是，汇编语句掌握不牢固，不能很快的知道一些专用的汇编语句的意义，对于宏方面的认识也非常薄弱，还需要在今后的实验和学习中不多的学习和练习。
计数器的设计实验报告 篇一：计数器实验报告 实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是
CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－ 9－1 CC40192引脚排列及逻辑符号 图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数
器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。 当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－ 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位
实验一两个多位十进制数相加的实验 一、实验目的 1、学习数据传送和算术运算指令的用法。 2、熟悉在PC机上建立、汇编、链接、调试和运行汇编语言程序的过程。 二、实验内容 将两个多位十进制数相加，要求被加数和加数均以ASCII码形式各自顺序存放在以DATA1、DATA2为首的5个内存单元中（低位在前），结果送回DATA1处。 三、程序框图
四、程序清单 DATA SEGMENT ；定义数据段 DATA1 DB 33H,39H,31H,37H,34H ;被加数 DATA1END EQU $-1 DATA2 DB 34H,35H,30H,38H,32H ;加数 DATA2END EQU $-1 SUM DB 5 DUP(?) ；定义5个空字节 DATA ENDS STACK SEGMENT ；定义堆栈段 STA DB 20 DUP(?) ；取从STA开始的20个字节为堆栈段TOP EQU LENGTH STA ；将堆栈段长度存放在TOP中
STACK ENDS ；堆栈段定义结束 CODE SEGMENT ；定义程序代码段 ASSUME CS:CODE,DS:DATA,SS:STACK,ES:DATA ；表明程序代码段与段地址之间的关系START: MOV AX,DATA MOV DS,AX ；将段地址送入段地址寄存器 MOV AX,STACK MOV SS,AX ；将当前堆栈段首地址送入SS MOV SP,AX ；将堆栈段首地址送入堆栈指针寄存器 MOV SI,OFFSET DATA1END ；将DATA1的偏移地址送入SI MOV DI,OFFSET DATA2END ；将DATA2的偏移地址送入DI CALL ADDA ；调用子程序ADDA MOV AX,4C00H INT 21H ；中断调用 ADDA PROC NEAR ；子程序段 MOV DX,SI ；DX=0004H MOV BP,DI ；BP=0009H MOV BX,05H ；程序调用次数 AD1: SUB BYTE PTR[SI],30H ；将被加数的ASCII码转换成十六进制数SUB BYTE PTR[DI],30H ；将加数的ASCII码转换成十六进制数 DEC SI ；SI中的内容自减1 DEC DI ；DI中的内容自减1 DEC BX ；程序调用次数自减1 JNZ AD1 ；条件转移 MOV SI,DX ；回到初始位置
两个任意长的整数的求和运算 进制的转换 2014 年６月 软件综合课程设计
目录 一、问题陈述 二、需求分析 三、概要设计 四、详细设计 五、程序代码 六、运行结果与测试 七、设计体会与总结
两个任意长的整数的求和运算 一、问题陈述 设计一个程序实现两个任意长的整数的求和运算。 利用双向循环链表，设计一个实现任意长的整数进行加法运算的演示程序。要求输入和输出每四位一组，组间用逗号隔开。如：1，0000，0000，0000，0000。 二、需求分析 1、本程序实现计算任意长的整数的加法运算. 以用户和计算机对话的方式，即在计算机终端上显示“提示信息”之后，由用户在键盘上输入演示程序中规定的运算命令，然后程序就计算并显示出这两个数的运算。 2、本演示程序中，集合的元素限定为数字字符[‘0’~’9’]，输入字符可以任意长，输入形式以“#”为结束标志，串中字符顺序不限，且允许出现重复字符。 3、利用双向循环链表现实长整数的存储，每个结点含一个整形变量。输入的形式以#结束，每四位一组。 三、概要设计 在此说明数据结构设计和关键的算法设计思想 Add（）函数是实现该问题的主要函数即相加。 typedef struct et 定义双循环链表的存储结构. void setin(dtp *a) 读入数据存储在双链表中的函数; void print1(dtp *w,int len) 原样输出输入的数,略去结束符"#"; void print2(dtp a,int len) 输出运算结果,以每四位一个","样式; 四、详细设计 程序流程图
五、程序代码 #include
数据结构实验报告 实验名称：多项式加减法 学号：1200310419 姓名：林强 实验日期：2015.5.05 一、实验目的 通过实现多项式的加减法，对链表有更深入的了解 二、实验具体内容 1、实验题目1： （1）题目设计一个一元稀疏多项式简单的加减法计算器 实现要求： 一元稀疏多项式简单计算器的基本功能是： （1）输入并建立多项式： 85 17 A+ x + x =； + 3 9 x 7 ) (x 79 8 x B- + = x 22 8 x ) (x （2）输出多项式 （3）多项式A和B相加，建立多项式C＝A＋B，并输出相加的结果多项式C （4）选作：多项式A和B相减，建立多项式C＝A－B，并输出相加的结果多项式D （2）分析 1：本程序的任务是实现两个多项式的加法其中多项式的系数为浮点型， 指数为整数，输出的结果也为系数和指数。 （1）输入的形式和输入值的范围： 输入多项式的系数a和未知数X的指数b，当a和b都为零时，输入结束。输入值的范围：a为实数，b为整数。 （2）输出形式：输出多项式的系数和多项式未知数X的指数即(a,b)形式。 （3）程序所能达到的功能，实现两个多项式的加法，并输出最后的结果 2： 整个程序运行期间实行动态创建节点，一边输入数据， 一边创建节点当将全部数据输入到单链表中后再调用多项式加法这 个函数，并一边实现多项式的相加，一边释放节点，有效防止了 在程序反复运行过程中可能出现系统空间不够分配的现象 （3）实验代码 typedef int Status; #define OVERFLOW -1 #define null 0 typedef struct Lnode{
暨南大学本科实验报告专用纸 课程名称EDA实验成绩评定 实验项目名称计数器电路设计指导教师郭江陵 实验项目编号03 实验项目类型验证实验地点B305 学院电气信息学院系专业物联网工程 组号：A6 一、实验前准备 本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。请参考前面第二章中关于“电源模块”的说明。 二、实验目的 1、了解各种进制计数器设计方法 2、了解同步计数器、异步计数器的设计方法 3、通过任意编码计数器体会语言编程设计电路的便利 三、实验原理 时序电路应用中计数器的使用十分普遍，如分频电路、状态机都能看到它的踪迹。计数器有加法计数器、可逆计数器、减法计数器、同步计数器等。利用MAXPLUSII已建的库74161、74390分别实现8位二进制同步计数器和8位二——十进制异步计数器。输出显示模块用VHDL实现。 四、实验内容 1、用74161构成8位二进制同步计数器（程序为T3-1）； 2、用74390构成8位二——十进制异步计数器（程序为T3-2）； 3、用VHDL语言及原理图输入方式实现如下编码7进制计数器（程序为T3-3）： 0，2，5，3，4，6，1 五、实验要求 学习使用Altera内建库所封装的器件与自设计功能相结合的方式设计电路，学习计数器电路的设计。 六、设计框图 首先要熟悉传统数字电路中同步、异步计数器的工作与设计。在MAX+PLUS II中使用内建的74XX库选择逻辑器件构成计数器电路，并且结合使用VHDL语言设计转换模块与接口模块，最后将74XX模块与自设计模块结合起来形成完整的计数器电路。并借用前面设计的数码管显示模块显示计数结果。 ◆74161构成8位二进制同步计数器（程序为T3-1）
数字时钟设计实验报告
电子课程设计题目：数字时钟
数字时钟设计实验报告一、设计要求： 设计一个24小时制的数字时钟。 要求：计时、显示精度到秒；有校时功能。采用中小规模集成电路设计。 发挥：增加闹钟功能。 二、设计方案： 由秒时钟信号发生器、计时电路和校时电路构成电路。 秒时钟信号发生器可由振荡器和分频器构成。 计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。 校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。 三、电路框图：
图一 数字时钟电路框图 四、电路原理图： （一）秒脉冲信号发生器 秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。由振荡器与分频器组合产生秒脉冲信号。 ? 振荡器: 通常用555定时器与RC 构成的多谐振荡器，经过调整输出1000Hz 脉冲。 ? 分频器: 分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能 扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz 标准秒脉冲。其电路图如下： 图二 秒脉冲信号发生器 译译译时计 分计秒计 校 时 电 路 秒信号发生器
（二）秒、分、时计时器电路设计 秒、分计数器为60进制计数器，小时计数器为24进制计数器。 ?60进制——秒计数器 秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。其电路图如下： 图三60进制--秒计数电路 ?60进制——分计数电路 分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。当计数到59时清零并重新开始计数。秒的个位部分的设计：来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。其电路图如下：
实验2 两个多位十进制数相加的实验 一、实验目的 1. 学习数据传送和算术运算指令的用法。 2. 熟悉在PC机上建立、汇编、连接、调试和运行8088汇编语言程序的过程。 二、实验内容 将两个多位十进制数相加，要求被加数均以ASCII码形式各自顺序存放在以DA TA1和DA TA2为首的5个内存单元中（低位在前），结果送回DATA1处。附加题要求将加法过程显示与屏幕。 同学可以自己设计程序也可对代码段进行填空以及问答来完成程序。（附加题范例在第二页） ;该程序完成54321+54321＝108642的多位十进制加法运算，和存放与DAT3 DATA SEGMENT DAT1 DB'12345';问一个多位十进制数各位是以何种顺序存放于内存的。 DAT2 DB'12345';个位存放于高地址或者为低地址。 DAT3 DB 6 DUP(0) DATA ENDS CODE SEGMENT ASSUME CS:CODE,DS:DATA START:MOV AX,DATA MOV DS,AX LEA BX,DAT1 LEA SI,DAT2 LEA DI,DAT3 MOV CX,5 CLC ;为什么要加入这条指令 L1: MOV AL[BX] ADC AL,[SI] ;BYTE PTR[BX]+[SI]+CF→AL 例‘1’+‘1’+0= 62H→AL __________;填空________________; AL=02H PUSHF;为什么要加入pushf popf这两条指令 OR AL,30H;为什么要加入这条指令 POPF MOV [DI],AL __________;填空________ __________;填空________ __________ ;填空________ LOOP L1 JNC L2 MOV [DI],31H INC DI hlt CODE ENDS END START 三、程序框图（见下页）
实验4 计数器及其应用 一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 二、实验原理 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。 图5－9－1 CC40192引脚排列及逻辑符号 图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端
CC40192的功能如表5－9－1，说明如下： 表5－9－1 输 入 输 出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加 计 数 0 1 1 ↑ × × × × 减 计 数 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。 当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。 当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数 输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用 一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。 同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。
实验一两个多位十进制数相减实验 一、实验要求：将两个多位十进制数相减,要求被减数,减数均以ASCII码形式按顺序存放在以DATAI 和DATA2为首的5个内存单元中(低位在前),结果送回DATAI处。 二、实验目的：1．学习数据传送和算术运算指令的用法。 2．熟悉在PC机上建立、汇编、链接、调试和运行汇编语言程序的过程。 三、实验程序框图： 开始 显示减数和被减数 被减数和减数转换成十六进制数 设置计数值 消除最低进位数 制进位减 结果送被减数区 调整偏移量 计数值-1=10 结果转换成ASCII码字符串 显示结果 结果
四、实验程序： DA TA SEGMENT DA TA1 DB 33H,39H,31H,37H,38H ;第一个数据（作为被减数）DA TA2 DB 36H,35H,30H,38H,32H ;第二个数据（作为减数）MES1 DB '-','$' MES2 DB '=','$' DA TA ENDS STACK SEGMENT ;堆栈段 STA DB 20 DUP(0) TOP EQU LENGTH STA STACK ENDS CODE SEGMENT ASSUME CS:CODE,DS:DATA,SS:STACK,ES:DA TA START: MOV AX,DATA MOV DS,AX MOV ES,AX MOV AX,STACK MOV SS,AX MOV AX,TOP MOV SP,AX MOV SI,OFFSET DA TA1 MOV BX,05 CALL DISPL ;显示被减数 MOV AH,09H LEA DX,MES1 INT 21H MOV SI,OFFSET DATA2 MOV BX,05 ;显示减数 CALL DISPL MOV AH,09H LEA DX,MES2 INT 21H MOV SI,OFFSET DA TA1 MOV DI,OFFSET DATA2 CALL SUBA ;减法运算 MOV SI,OFFSET DATA1 MOV BX,05 ;显示结果 CALL DISPL MOV DL,0DH MOV AH,02H INT 21H MOV DL,0AH MOV AH,02H INT 21H INT 21H MOV AX,4C00H
实验一两个多位十进制数相加实验试做报告 【实验目的】 1．熟悉在PC机上建立、汇编、连接、调试和运行汇编语言程序的过程。 2．熟悉和掌握用DEBUG调试程序的方法。 【实验性质】 验证性实验（学时数：3H）。 【实验内容】 将两个多位十制数相加，要求加数和被加数均以ASCII码形式各自顺序存放在以DATAl 和DATA2为首的5个内存单元中(低位在前)，结果送回DATAl处。 【实验说明】 汇编语言没有十进制加法指令，ADD/ADC加法指令的运算对象是二进制数，如果要进行BCD码数的加法，需要对结果进行修正。组合BCD码的加法调整指令为DAA，它针对AL寄存器中的组合BCD码数之和进行修正。对于未组合BCD码的加法调整指令为AAA（加法的ASCII 码调整指令），它将存于AL寄存器中的一位ASCII码数加法运算的结果调整为一位拆开型十进制数，仍保留在AL中，如果向高位有进位（AF=1），则进到AH中。 对于多字节的ASCII码相加，只能从最低位开始逐个字节地进行加法操作，并随即进行调整。 参考程序清单(WJSY0.ASM)： DATA SEGMENT DATA1 DB 33H,39H,31H,37H,34H DATA2 DB 36H,35H,30H,38H,32H DATA ENDS CODE SEGMENT ASSUME CS:CODE,DS:DATA START: MOV AX,DATA MOV DS,AX MOV CX,5 ;计数 MOV SI,0 ；做指针用，因从DATA1的第一个数取数，故SI=0 CLC NEXT: MOV AL,DATA1[SI] ；取被加数给AL ADC AL,DATA2[SI] ；取加数和AL相加 AAA ；未组合十进制数加法调整指令 MOV DATA1[SI],AL ；结果回送至DATA1处 INC SI ；修改SI指向下一位数 LOOP NEXT MOV SI,5 ；因显示是从高位到低位，故SI=5 L: ADD DATA1[SI-1],30H ；还原成ASCII码 MOV DL,DATA1[SI-1] MOV AH,02 ；送显示 INT 21H DEC SI
数据结构实验报告实验一：一元多项式相加 姓名：周成 学号： 专业：软件工程 任课教师：马慧珠 2013年12 月01 日
1.实验名称： 一元多项式相加 2.实验目的: 如何使用C语言实现链表的说明、创建以及结点的插入和删除等操作。 3.实验要求： 对一元多项式能实现输入、输出，以及两个一元多项式相加及结果显示。 4.实验内容： 一元多项式的表示在计算机内用链表来实现，同时为了节省存储空间，只存储其中非零的项，链表中的每个节点存放多项式的系数非零项。它包含三个域，分别存放多项式的系数，指数，以及指向下一个项的指针。根据一元多项式相加的运算规则：对于两个一元多项式中所有指数相同的项，对应系数相加，若其和不为零，则构成“和多项式”中的一项，对于两个一元多项式中所有指数不相同的项，则分别复抄到“和多项式”中去。 核心算法PolyAdd是把分别由pa和pb所指的两个多项式相加，结果为pa所指的多项式。运算规则如下：相加时，首先设两个指针变量qa和qb分别从多项式的首项开始扫描，比较qa和qb所指结点指数域的值，可能出现下列三种情况之一：
（1）qa->exp大于qb->exp,则qa继续向后扫描。 （2）qa->exp等于qb->exp,则将其系数相加。若相加结果不为零，将结果放入qa->coef中，并删除qb所指结点，否则同时删除qa和qb所指结点。 然后qa、qb继续向后扫描。 （3）qa->exp小于qb->exp,则将qb所指结点插入qa所指结点之前，然后qa、qb继续向后扫描。 扫描过程一直进行到qa或qb有一个为空为止，然后将有剩余结点的链表接在结果表上。所得pa指向的链表即为两个多项式之和。 5.实验程序代码及运行结果： #include"" #include<> #include<> #include<> #include<> #define NULL 0 typedef struct NODE {
24进制计数器逻辑功能及其应用 一、实验目的： 1. 熟悉中等规模集成电路计数器74LS160的逻辑功能，使用方法及应用。 2. 掌握构成计数器的方法。 二、实验设备及器件： 1. 数字逻辑电路实验板1片 2. 74HC90同步加法二进制计数器2片 3. 74HC00二输入四与非门1片 4. 74HC04 非门1片 三、实验原理： 计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 集成计数器74HC90是二-五-十进制计数器，其管脚排列如图。
四、实验内容
实验电路图： 用74HC00与非门和74HC04的非门串联，构成与门。74HC00的引脚图和真值表如图：
74HC04的引脚图与真值表如图： 按实验电路图，参照各个芯片的引脚图和真值表，连接电路。其中Q0到Q3分别连到数码管的对应的D0到D3，CP0端接到时钟脉冲，然后检查电路无误后，加电源，观察现象。实验结果：个位数码管随时间显示0、1、2、3、4、5、6、7、8、9，十位数码管显示个位进位计数结果，按0、1、2变化，当数字增加到23后，数码管自动清零，又从零开始变化。 五、实验心得： 本次实验，通过对计数器工作过程的探索，基本上了解了数码计数器的工作原理，以及74HC160的数字特点，让我更进一步掌握了如何做好数字电子数字实验，也让我认识到自身理论知识的不足和实践能力的差距，以及对理论结合实践的科学方法有了更深刻理解。
实验三多位十进制数加法器设计 1、实验目的 （1）继续熟练掌握在PC机上建立、汇编、链接、调试和运行8088汇编语言程序的过程; （2）学习数据传送和算术运算指令的用法; （3）掌握子程序设计方法; （4）掌握宏汇编设计方法; （5）掌握键盘输出的DOS功能调用方法。 2、实验内容 （1）将两个多位十进制数相加。要求被加数、加数均以ASCII码形式各自按高位高地址的规律分别顺序存放在以DATAl和DATA2为首的5个内存单元中(低位在前)，结果送回结果变量DATA3处，并屏幕显示结果。 （2）在以上程序基础上，设计一个多位十进制数加法器，键盘输入十进制加数和被加数，将输入和输出结果以竖式形式显示在屏幕。 3、提示： （1）算法说明：以４２１３６与１２５４７相加为例，首先将两个数中的每一位都以ＡＳＣＩＩ码存入相应的内存单元，然后将每一位数都减去３０Ｈ，并将被加数DATA1和加数DATA2相对应位相加（BCD码加法及其十进制调整，要考虑低位向高位的进位），存入相应的结果DATA3存储单元中，最后将该单元中的每一位数转换成相应的ＡＳＣＩＩ码，调用ＤＯＳ系统功能调用的显示字符指令，显示两数相加的结果。 （2）部分程序代码： DATA SEGMENT ;数据段 …;补充必要的代码，定义被加数、加数和结果变量 DATA ENDS STACK SEGMENT STACK ;堆栈段 STA DB 64 DUP(0) SP_TOP DB 0 STACK ENDS CODE SEGMENT ; 代码段 …;补充必要的代码 ;显示回车换行功能用宏定义CRLF实现，放在代码段最前面 CRLF MACRO MOV DL,0DH ;回车（0DH为回车的ASCII 码） MOV AH,02H ; 送DOS 的中断调用功能号 INT 21H ; DOS 的中断调用
软件综合课程设计两个任意长的整数的求和运算 进制的转换 2014 年６月
目录 一、问题陈述 二、需求分析 三、概要设计 四、详细设计 五、程序代码 六、运行结果与测试 七、设计体会与总结
两个任意长的整数的求和运算 一、问题陈述 设计一个程序实现两个任意长的整数的求和运算。 利用双向循环链表，设计一个实现任意长的整数进行加法运算的演示程序。要求输入和输出每四位一组，组间用逗号隔开。如：1，0000，0000，0000，0000。 二、需求分析 1、本程序实现计算任意长的整数的加法运算. 以用户和计算机对话的方式，即在计算机终端上显示“提示信息”之后，由用户在键盘上输入演示程序中规定的运算命令，然后程序就计算并显示出这两个数的运算。 2、本演示程序中，集合的元素限定为数字字符[‘0’~’9’]，输入字符可以任意长，输入形式以“#”为结束标志，串中字符顺序不限，且允许出现重复字符。 3、利用双向循环链表现实长整数的存储，每个结点含一个整形变量。输入的形式以#结束，每四位一组。 三、概要设计 在此说明数据结构设计和关键的算法设计思想 Add（）函数是实现该问题的主要函数即相加。 typedef struct et 定义双循环链表的存储结构. void setin(dtp *a) 读入数据存储在双链表中的函数; void print1(dtp *w,int len) 原样输出输入的数,略去结束符"#"; void print2(dtp a,int len) 输出运算结果,以每四位一个","样式; 四、详细设计 程序流程图 如果4位间没有“，
”隔开 五、程序代码 #include
实验二一元多项式相加问题本实验的目的是进一步熟练掌握应用链表处理实际问题的能力。 一、问题描述 一元多项式相加是通过键盘输入两个形如P 0+P 1 X1+P 2 X2+···+PnX n的多项式，经过程序运算后在屏幕上输出它 们的相加和。 二、数据结构设计 分析任意一元多项式的描述方法可知，一个一元多项式的每一个子项都由“系数—指数”两部分组成，所以可将它抽象成一个由“系数—指数对”构成线性表，由于对多项式中系数为0的子项可以不记录他的数值，对于这样的情况就不再付出存储空间来存放它了。基于这样的分析，可以采取一个带有头结点的单链表来表示一个一元多项式。具体数据结构定义为： typedef struct node { float ce; //系数域 float ex; //指数域 struct node *next; //指针域 }lnode,*linklist; 三功能（函数）设计 1、输入并建立多项式的功能模块 此模块要求按照指数递增的顺序和一定的输入格式输入各个系数不为0的子项的“系数—指数对”，输入一个子项建立一个相关的节点，当遇到输入结束标志时结束输入，而转去执行程序下面的部分。 屏幕提示： input ce & ex and end with 0： ce=1 ex=2 ce=0 ex=0 //输入结束标志 input ce & ex and end with 0： ce=2 ex=2 ce=0 ex=0 //输入结束标志 输入后程序将分别建立两个链表来描述两个一元多项式： A=X^2 B=2X^2 这两个多项式的相加的结果应该为： C=3X^2 2、多项式相加的功能模块 此模块根据在1中建立的两个多项式进行相加运算，并存放在以C为头指针的一个新建表中。可以采用以下方法进行设计： 开始时a，b分别指向A,B的开头，如果ab不为空，进行判断：如果a所指的结点的指数和b所指的结点的指数相同，将它们的系数相加做成C式中的一项，如果不一样则将小的一项加到C中。 if(a->ex==b->ex) //判断指数是否相等 {s->ce=a->ce+b->ce; if(s->ce!=0) s->ex=a->ex; else delete s; a=a->next; b=b->next; }
计数器实际上是对时钟脉冲进行计数，每来一个脉冲，计数器状态改变一次。 8421 BCD 码十进制加计数器在每个时钟脉冲作用下，触发器输出编码值加 1, 编码顺序与8421 BCD 码一样，每个时钟脉冲完成一个计数周期。由于电路的状 态数、状态转换关系及状态编码都是明确的，因此设计过程较简单。 4. 实验过程 1） 列出状态表 十进制计数器共有十个状态，需要4个D 触发器构成，其状态表1-1所示。 表1-18421 BCD 码同步十进制加计数器的状态表 计数脉冲 CP 的顺序 状态 状态（激励信号） Q3 Q2 Q1 Q0 Q3 (D3) Q2 (D2) Q1 (D1) Q3 (0D0) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 1 1 1 1 1. 实验内容 用D 触发器设计一个同步十进制计数器 2. 实验器材 3. 实验原理
10 0 1 (2)确定激励方程组 按表1-1可画出触发器激励信号的卡诺图，如图 4个触发器组合16个状态(0000 - 1111)，其中有6个转台(1010 - 1111 )在 8421 BCD 码十进制计数器中是无效状态， 表示。于是，得到激励方程组： 1-1所示。 在图 1-1所示的卡诺图中以无关项X Q Q ； Q. y Q" r Q, Q, Q ； Qs Q. < y Q ：
图1-1 (3)画出逻辑图，并且检查自启动能力 检查激励方程组可画出逻辑图，如图1-2所示。 为之地电平有效，如果系统没有复位信号，电路的 平计数器能够正常工作。 卡诺图 图中，各触发器的直接置0端 RESET 输入端应保持为高电
学生实验报告 （2010 —学年第学期）课程名称：微型计算机原理与接口技术开课实验室：2011年月日年级、专业、班学号姓名成绩实验项目名称两个多位十进制数相加的实验指导教 师 教 师 评语教师签名： 年月日 注：报告内容按实验须知中几点要求进行。 一、实验目的 1、学习数据传送和算术运算指令的用法。 2、熟悉在PC机上建立、汇编、链接、调试和运行8088汇编语言程序的过程。 3、学会PC机得安装 4、认识编程过程 二、实验原理及基本技术路线图或实验内容（方框原理图或程序流程图） 将两个多位十进制数相加。要求被加数均以ASCII码形式各自顺序存放在以DATA1和DATA2为首的5个内存单元中（低位在前），结果送回DATA1处。
程序框图 三、所用软件
四、实验步骤 整个程序分为4个部分：显示加数、转换、相加、输出结果。 五、源码程序编制及分析注释 CRLF MACRO ；宏定义指令（回车执行程序） MOV DL,0DH ；回车 MOV AH,02H ；2号调用，显示回车 INT 21H MOV DL,0AH ；换行 MOV AH,02H ；2号调用换行 INT 21H ENDM ；宏指令定义结束 DATA SEGMENT ；数据段定义 DATA1 DB 33H,39H,31H,37H,34H ；第一个数据（作为加数）47193 DATA2 DB 36H,35H,30H,38H,32H ；第二个数据（作为被加数）28056 DATA ENDS ；数据段定义结束 STACK SEGMENT ；堆栈段定义 STA DB 20 DUP(?) ；定义从STA开始20个单元作为堆栈使用TOP EQU LENGTH STA ；TOP等于堆栈单元数
实验报告 实验九可逆计数器的功能测试及应用电路 2.9.1 实验目的 1.掌握可逆计数器74LS190、74LS191、74LS192、74LS193的逻辑功能及使用方法。 2.熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。 2.9.2 实验仪器与器件 实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。74LS190、74LS192、74LS247或74HC48、74LS00和74LS04. 2.9.3 实验原理 1. 4位十进制同步加减法计数器 对于74LS190，D、C、B、A为并行数据输入端；Q D Q C Q B Q A为并行数据输出端；U/D为加减控制信号输入端，当加减控制信号U/D=0时做加法计数；而当加减控制信号U/D=1时做减法计数；CLK为单时钟脉冲输入端；MAX/MIN为最大/最小输出端，也称为进位/错位信号输出端；L D为预置数控制端，低电平有效；CTEN为使能端，进行状态控制，低电平有效；RCO为脉冲时钟。 2. 4位二进制同步加减法计数器 对于74LS192，D、C、B、A为并行数据输入端；Q3Q2Q1Q0为并行数据输出端；CP U为加法计数脉冲输入端；CP D为减法计数脉冲输入端；CLR为异步置零端，高电平有效；TC D为借位信号输出端；TC U为进位信号输出端；L D为异步预置数控制端，低电平有效。 2.9.4 实验内容 1.测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致。分别画出各单元的电路图，写出各自的状态转换图。
加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—0000 减法计数：1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 加法计数：0000—0001—0010—0011—0100—0101—0110—0111—1000—1001—1010—1011—1100—1101—1110—1111—0000 减法计数：1111—1110—1101—1100—1011—1010—1001—1000—0111—0110—0101—0100—0011—0010—0001—0000 2.测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3一致。画出电路图。 进行加法计数：
单片机实验报告 班级：11050641X 姓名：张超 学号：19 指导教师：赵英亮
实验一多字节十进制加法程序设计1．实验目的 1．熟悉仿真器的软件使用环境及单片机汇编语言编程； 2．掌握多字节十进制加法的程序设计及实现方法。 2．实验设备 CPU挂箱、8031CPU模块、Keil C51软件 3．实验内容 编写多字节十进制加法程序（ P49 ），实现下式运算： ４５７４＋６７２８＝11302 要求：被加数在片内RAM区20H、21H单元； 加数在片内RAM区30H、31H单元； 结果在片内RAM区20H(最高位进位)、 21H(高位)、22H(低位)单元。 4.实验程序 ORG 0000H LJMP MAIN ORG 0030H MAIN:MOV A,20H ADD A,30H DA A MOV 22H,A MOV A,21H ADDC A,31H DA A MOV 21H,A CLR A MOV R3,00H ADDC A,R3 MOV 20H,A END 5.实验步骤
开机启动Keil C51软件进入μVision2 集成开发环境,确认89C51处于软件仿真状态。 完成程序的设计、编辑、编译、连接。 进入DEBUG方式，打开存储器Memory 1窗口，在窗口Address栏键入D：20H；点击鼠标右键，选择最后一项Modify Memory ，输入被加数；在窗口Address栏键入D：30H；点击鼠标右键，选择最后一项Modify Memory ，输入加数。 调试和运行程序并记录存储器Memory 1窗口实验结果。 6.实验结果 得出了正确的结果 7.实验图片
实验报告 课程名称：数据结构 题目：链表实现多项式相加 班级： 学号： 姓名： 完成时间：2012年10月17日
1、实验目的和要求 1）掌握链表的运用方法； 2）学习链表的初始化并建立一个新的链表； 3）知道如何实现链表的插入结点与删除结点操作； 4）了解链表的基本操作并灵活运用 2、实验内容 1）建立两个链表存储一元多项式； 2）实现两个一元多项式的相加； 3）输出两个多项式相加后得到的一元多项式。 3、算法基本思想 数降序存入两个链表中，将大小较大的链表作为相加后的链表寄存处。定义两个临时链表节点指针p,q,分别指向两个链表头结点。然后将另一个链表中从头结点开始依次与第一个链表比较，如果其指数比第一个小，则p向后移动一个单位，如相等，则将两节点的系数相加作为第一个链表当前节点的系数，如果为0，则将此节点栓掉。若果较大，则在p前插入q,q向后移动一个，直到两个链表做完为止。 4、算法描述 用链表实现多项式相加的程序如下： #include
void add_node(struct node*h1,struct node*h2); void print_node(struct node*h); struct node*init_node() { struct node*h=(struct node*)malloc(sizeof(struct node)),*p,*q; int exp; float coef=1.0; h->next=NULL; printf("请依次输入多项式的系数和指数(如:\"2 3\"；输入\"0 0\"时结束):\n"); p=(struct node*)malloc(sizeof(struct node)); q=(struct node*)malloc(sizeof(struct node)); for(;fabs(coef-0.0)>1.0e-6;) { scanf("%f %d",&coef,&exp); if(fabs(coef-0.0)>1.0e-6) { q->next=p; p->coef=coef; p->exp=exp; p->next=NULL; add_node(h,q); } } free(p); free(q); return(h); } void add_node(struct node*h1,struct node*h2) { struct node*y1=h1,*y2=h2; struct node*p,*q; y1=y1->next; y2=y2->next; for(;y1||y2;) if(y1) { if(y2) { if(y1->exp