锁相式数字频率合成器设计

PLL Frequency Synthesizer FamilyCMOSThe devices described in this document are typically used as low–power,phase–locked loop frequency synthesizers. When combined with an external low–pass filter and voltage–controlled oscillator, these devices can provide all the remaining functions for a PLL frequency synthesizer operating up to the device’s frequency limit. For higher VCO frequency operation, a down mixer or a prescaler can be used between the VCO and the synthesizer IC.These frequency synthesizer chips can be found in the following and other applications:CATV TV Tuning AM/FM Radios Scanning Receivers Two–Way Radios Amateur RadioCONTENTSPageDEVICE DETAIL SHEETSMC145151–2 Parallel–Input, Single–Modulus 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . MC145152–2 Parallel–Input, Dual–Modulus 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . MC145155–2 Serial–Input, Single–Modulus 9. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . MC145156–2 Serial–Input, Dual–Modulus 13. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . MC145157–2 Serial–Input, Single–Modulus 17. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . MC145158–2 Serial–Input, Dual–Modulus 20. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . FAMILY CHARACTERISTICSMaximum Ratings 23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DC Electrical Characteristics 23. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . AC Electrical Characteristics 25. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Timing Requirements 26. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Frequency Characteristics 27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Phase Detector/Lock Detector Output Waveforms 27. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . DESIGN CONSIDERATIONSPhase–Locked Loop — Low–Pass Filter Design 28. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Crystal Oscillator Considerations 29. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Dual–Modulus Prescaling 30. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Order this document by MC145151–2/DMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145151-2MC145152-2MC145155-2MC145156-2MC145157-2MC145158-2Parallel-Input PLL Frequency SynthesizerInterfaces with Single–Modulus PrescalersThe MC145151–2 is programmed by 14 parallel–input data lines for the N counter and three input lines for the R counter. The device features consist of a reference oscillator, selectable–reference divider, digital–phase detector, and 14–bit programmable divide–by–N counter.The MC145151–2 is an improved–performance drop–in replacement for the MC145151–1. The power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•On– or Off–Chip Reference Oscillator Operation •Lock Detect Signal•÷ N Counter Output Available•Single Modulus/Parallel Programming•8 User–Selectable ÷ R Values: 8, 128, 256, 512, 1024, 2048, 2410, 8192•÷ N Range = 3 to 16383•“Linearized” Digital Phase Detector Enhances Transfer Function Linearity •Two Error Signal Options: Single–Ended (Three–State) or Double–Ended •Chip Complexity: 8000 FET s or 2000 Equivalent GatesMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145151-2Parallel-Input PLL Frequency SynthesizerInterfaces with Dual–Modulus PrescalersThe MC145152–2 is programmed by sixteen parallel inputs for the N and A counters and three input lines for the R counter. The device features consist of a reference oscillator, selectable–reference divider, two–output phase detector,10–bit programmable divide–by–N counter, and 6–bit programmable ÷ A counter.The MC145152–2 is an improved–performance drop–in replacement for the MC145152–1. Power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•On– or Off–Chip Reference Oscillator Operation •Lock Detect Signal•Dual Modulus/Parallel Programming•8 User–Selectable ÷ R Values: 8, 64, 128, 256, 512, 1024, 1160, 2048•÷ N Range = 3 to 1023, ÷ A Range = 0 to 63•Chip Complexity: 8000 FET s or 2000 Equivalent Gates •See Application Note AN980MOTOROLASEMICONDUCTOR TECHNICAL DATAMC145152-2Serial-Input PLL Frequency SynthesizerInterfaces with Single–Modulus PrescalersThe MC145155–2 is programmed by a clocked, serial input, 16–bit data stream. The device features consist of a reference oscillator, selectable–refer-ence divider, digital–phase detector, 14–bit programmable divide–by–N counter, and the necessary shift register and latch circuitry for accepting serial input data.The MC145155–2 is an improved–performance drop–in replacement for the MC145155–1. Power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•On– or Off–Chip Reference Oscillator Operation with Buffered Output •Compatible with the Serial Peripheral Interface (SPI) on CMOS MCUs •Lock Detect Signal•Two Open–Drain Switch Outputs•8 User–Selectable ÷ R Values: 16, 512, 1024, 2048, 3668, 4096, 6144,8192•Single Modulus/Serial Programming •÷ N Range = 3 to 16383•“Linearized” Digital Phase Detector Enhances Transfer Function Linearity •Two Error Signal Options: Single–Ended (Three–State) or Double–Ended •Chip Complexity: 6504 FET s or 1626 Equivalent GatesMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145155-2MC145151–2 through MC145158–213Serial-Input PLL Frequency SynthesizerInterfaces with Dual–Modulus PrescalersThe MC145156–2 is programmed by a clocked, serial input, 19–bit data stream. The device features consist of a reference oscillator, selectable–refer-ence divider, digital–phase detector, 10–bit programmable divide–by–N counter, 7–bit programmable divide–by–A counter, and the necessary shift register and latch circuitry for accepting serial input data.The MC145156–2 is an improved–performance drop–in replacement for the MC145156–1. Power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•On– or Off–Chip Reference Oscillator Operation with Buffered Output •Compatible with the Serial Peripheral Interface (SPI) on CMOS MCUs •Lock Detect Signal•Two Open–Drain Switch Outputs •Dual Modulus/Serial Programming•8 User–Selectable ÷ R Values: 8, 64, 128, 256, 640, 1000, 1024, 2048•÷ N Range = 3 to 1023, ÷ A Range = 0 to 127•“Linearized” Digital Phase Detector Enhances Transfer Function Linearity •Two Error Signal Options: Single–Ended (Three–State) or Double–Ended •Chip Complexity: 6504 FET s or 1626 Equivalent GatesMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145156-2MC145151–2 through MC145158–2MOTOROLA15OUTPUT PINSPD outPhase Detector A Output (Pin 6)Three–state output of phase detector for use as loop–error signal. Double–ended outputs are also available for this pur-pose (see φV and φR ).Frequency f V > f R or f V Leading: Negative Pulses Frequency f V < f R or f V Lagging: Positive PulsesFrequency f V = f R and Phase Coincidence: High–Imped-ance State φR , φVPhase Detector B Outputs (Pins 4, 3)These phase detector outputs can be combined externally for a loop–error signal. A single–ended output is also avail-able for this purpose (see PD out ).If frequency f V is greater than f R or if the phase of f V is leading, then error information is provided by φV pulsing low.φR remains essentially high.If the frequency f V is less than f R or if the phase of f V is lagging, then error information is provided by φR pulsing low.φV remains essentially high.If the frequency of f V = f R and both are in phase, then both φV and φR remain high except for a small minimum time period when both pulse low in phase.MCDual–Modulus Prescale Control Output (Pin 8)Signal generated by the on–chip control logic circuitry for controlling an external dual–modulus prescaler. The MC level will be low at the beginning of a count cycle and will remain low until the ÷ A counter has counted down from its programmed value. At this time, MC goes high and remains high until the ÷ N counter has counted the rest of the way down from its programmed value (N – A additional counts since both ÷ N and ÷ A are counting down during the first por-tion of the cycle). MC is then set back low, the counterspreset to their respective programmed values, and the above sequence repeated. This provides for a total programmable divide value (N T ) = N P + A where P and P + 1 represent the dual–modulus prescaler divide values respectively for high and low MC levels, N the number programmed into the ÷ N counter, and A the number programmed into the ÷ A counter.LDLock Detector Output (Pin 9)Essentially a high level when loop is locked (f R , f V of same phase and frequency). LD pulses low when loop is out of lock.SW1, SW2Band Switch Outputs (Pins 14, 15)SW1 and SW2 provide latched open–drain outputs corre-sponding to data bits numbers one and two. These outputs can be tied through external resistors to voltages as high as 15 V, independent of the V DD supply voltage. These are typically used for band switch functions. A logic 1 causes the output to assume a high–impedance state, while a logic 0causes the output to be low.REF outBuffered Reference Oscillator Output (Pin 17)Buffered output of on–chip reference oscillator or exter-nally provided reference–input signal.POWER SUPPLYV DDPositive Power Supply (Pin 5)The positive power supply potential. This pin may range from + 3 to + 9 V with respect to V SS .V SSNegative Power Supply (Pin 7)The most negative supply potential. This pin is usually ground.MC145151–2 through MC145158–217Serial-Input PLL Frequency SynthesizerInterfaces with Single–Modulus PrescalersThe MC145157–2 has a fully programmable 14–bit reference counter, as well as a fully programmable ÷ N counter. The counters are programmed serially through a common data input and latched into the appropriate counter latch,according to the last data bit (control bit) entered.The MC145157–2 is an improved–performance drop–in replacement for the MC145157–1. Power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•Fully Programmable Reference and ÷ N Counters •÷ R Range = 3 to 16383•÷ N Range = 3 to 16383•f V and f R Outputs •Lock Detect Signal•Compatible with the Serial Peripheral Interface (SPI) on CMOS MCUs •“Linearized” Digital Phase Detector•Single–Ended (Three–State) or Double–Ended Phase Detector Outputs •Chip Complexity: 6504 FET s or 1626 Equivalent GatesMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145157-2MOTOROLASerial-Input PLL Frequency SynthesizerInterfaces with Dual–Modulus PrescalersThe MC145158–2 has a fully programmable 14–bit reference counter, as well as fully programmable ÷ N and ÷ A counters. The counters are programmed serially through a common data input and latched into the appropriate counter latch, according to the last data bit (control bit) entered.The MC145158–2 is an improved–performance drop–in replacement for the MC145158–1. Power consumption has decreased and ESD and latch–up performance have improved.•Operating T emperature Range: – 40 to 85°C•Low Power Consumption Through Use of CMOS T echnology • 3.0 to 9.0 V Supply Range•Fully Programmable Reference and ÷ N Counters •÷ R Range = 3 to 16383•÷ N Range = 3 to 1023•Dual Modulus Capability; ÷ A Range = 0 to 127•f V and f R Outputs •Lock Detect Signal•Compatible with the Serial Peripheral Interface (SPI) on CMOS MCUs •“Linearized” Digital Phase Detector•Single–Ended (Three–State) or Double–Ended Phase Detector Outputs •Chip Complexity: 6504 FET s or 1626 Equivalent GatesMOTOROLASEMICONDUCTOR TECHNICAL DATAMC145158-2OUTPUT PINSPD outPhase Detector A Output (Pin 5)This single–ended (three–state) phase detector output produces a loop–error signal that is used with a loop filter to control a VCO.Frequency f V > f R or f V Leading: Negative Pulses Frequency f V < f R or f V Lagging: Positive Pulses Frequency f V = f R and Phase Coincidence: High–Imped-ance StateφR, φVPhase Detector B Outputs (Pins 16, 15)Double–ended phase detector outputs. These outputs can be combined externally for a loop–error signal. A single–ended output is also available for this purpose (see PD out). If frequency f V is greater than f R or if the phase of f V is leading, then error information is provided by φV pulsing low.φR remains essentially high.If the frequency f V is less than f R or if the phase of f V is lagging, then error information is provided by φR pulsing low.φV remains essentially high.If the frequency of f V = f R and both are in phase, then both φV and φR remain high except for a small minimum time period when both pulse low in phase.MCDual–Modulus Prescale Control Output (Pin 12)This output generates a signal by the on–chip control logic circuitry for controlling an external dual–modulus prescaler. The MC level is low at the beginning of a count cycle and remains low until the ÷ A counter has counted down from its programmed value. At this time, MC goes high and remains high until the ÷ N counter has counted the rest of the way down from its programmed value (N – A additional counts since both ÷ N and ÷ A are counting down during the first por-tion of the cycle). MC is then set back low, the counters pre-set to their respective programmed values, and the above sequence repeated. This provides for a total programmable divide value (N T) = N P + A where P and P + 1 represent the dual–modulus prescaler divide values respectively for high and low modulus control levels, N the number programmed into the ÷ N counter, and A the number programmed into the ÷ A counter. Note that when a prescaler is needed, the dual–modulus version offers a distinct advantage. The dual–modulus prescaler allows a higher reference frequency at the phase detector input, increasing system performance ca-pability, and simplifying the loop filter design.f R, f VR Counter Output, N Counter Output (Pins 13, 3) Buffered, divided reference and f in frequency outputs. The f R and f V outputs are connected internally to the ÷ R and ÷ N counter outputs respectively, allowing the counters to be used independently, as well as monitoring the phase detector inputs.LDLock Detector Output (Pin 7)This output is essentially at a high level when the loop is locked (f R, f V of same phase and frequency), and pulses low when loop is out of lock.REF outBuffered Reference Oscillator Output (Pin 14)This output can be used as a second local oscillator, refer-ence oscillator to another frequency synthesizer, or as the system clock to a microprocessor controller.POWER SUPPLYV DDPositive Power Supply (Pin 4)The positive power supply potential. This pin may range from + 3 to + 9 V with respect to V SS.V SSNegative Power Supply (Pin 6)The most negative supply potential. This pin is usually ground.MC145151–2 through MC145158–2MOTOROLA36Motorola reserves the right to make changes without further notice to any products herein. Motorola makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does Motorola assume any liability arising out of the application or use of any product or circuit,and specifically disclaims any and all liability, including without limitation consequential or incidental damages. “Typical” parameters can and do vary in different applications. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. Motorola does not convey any license under its patent rights nor the rights of others. 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集成锁相环芯片Si4133的原理及应用发布: 2011-9-5 | 作者: —— | 来源:zhoumingdu| 查看: 461次 | 用户关注：频率合成技术是近代射频微波系统的主要信号源。

目前广泛采用的是数字式频率合成器，一般由晶体振荡器、分频器、鉴相器、滤波器和VCO(压控振荡器)等组成。

将晶体振荡器输出的频率信号分频得到标准频率信号，然后与VCO输出的频率信号在鉴相器中进行相位比较，并产生环路锁定控制电压，该电压通过滤波器加到VCO上，便可对VCO输出的信号进行控制和校正，直到环路被锁定为止。

1锁相环频率合成芯片及工作原理Si4133为数字锁相式频率合成频率合成技术是近代射频微波系统的主要信号源。

目前广泛采用的是数字式频率合成器，一般由晶体振荡器、分频器、鉴相器、滤波器和VCO(压控振荡器)等组成。

将晶体振荡器输出的频率信号分频得到标准频率信号，然后与VCO输出的频率信号在鉴相器中进行相位比较，并产生环路锁定控制电压，该电压通过滤波器加到VCO上，便可对VCO输出的信号进行控制和校正，直到环路被锁定为止。

1 锁相环频率合成芯片及工作原理Si4133为数字锁相式频率合成器芯片的基本模块框图如图1所示。

它包含3路PLL(锁相环路)。

每路PLL由PD(相位检测器)、LF(环路滤波器)、VCO和可编程分频器构成。

以1路PLL为例，简要介绍该芯片工作原理。

参考频率fin从XIN脚输人，通过放大器、R分频器后，得到频率fin／R；同时，这路VCO的输出频率fout经过一个N分频器后，得到频率fout／N；2个频率输人到PD进行相位比较，产生误差控制电压，该误差电压经过LF可得一误差信号的直流分量作为VCO的输入，用于调整VCO的输出信号频率，使VCO分频后的信号频率fout／N向fin／R近于相等，直至最后两者频率相等而相位同步实现锁定。

环路锁定时，PD的输人频差为0，即fin／R=fout／N，fout=Nfin／R，可以通过改变输出信号的分频系数N和参考信号的分频系数R来改变输出信号的频率。

锁相环（PLL）频率合成调谐器调谐器俗称高频头，是对接收来的高频电视信号进行放大（选频放大）并通过内部的变频器把所接收到的各频道电视信号，变为一固定频率的图像中频（38MHz）和伴音中频以利于后续电路（声表面滤波器、中放等）对信号进行处理。

调谐器（高频头）原理：高频放大：把接收来的高频电视信号进行选频放大。

本机振荡器：产生始终高于高频电视信号图像载频38MHz的等幅载波，送往混频器。

混频器：把高频放大器送来的电视信号和本机振荡器送来的本振等幅波，进行混频产生38MHz的差拍信号（即所接收的中频电视信号）输出送往预中放及声表面滤波器。

结论：简单的说：只要改变本机振荡器的频率即可达到选台的目的）一、电压合成调谐器：早期彩色电视接收机大部分均采用电压合成高频调谐器，其调谐器的选台及波段切换均由CPU输出的控制电压来实现（L、H、U波段切换电压及调谐选台电压），其中调谐选台电压用来控制选频回路和本振回路的谐振频率，调谐选台电压的任何变化都将导致本机振荡器频率偏移，选台不准确、频偏、频漂。

为了保证本机振荡器频率频率稳定，必须加上AFT系统。

由于AFT系统中中放限幅调谐回路和移相网络一般由LC谐振回路构成，这个谐振回路是不稳定的，这就造成了高频调谐器本机振荡器频率不稳，也极易造成频偏、频漂。

二、频率合成调谐器1、频率合成的基本含义：是指用若干个单一频率的正弦波合成多个新的频率分量的方法（频率合成调谐器的本振频率是由晶振分频合成的）。

频率合成的方法有很多种。

下图为混频式频率合成器方框图以上图中除了三个基频外还有其“和频”及“差频”输出（还有各个频率的高次谐波输出）。

输出信号的频率稳定性由基准信号频率稳定性决定，而且输出信号频率误差等于各基准信号误差之和，因此要想减少误差除了要提高基准信号稳定度之外还应减少基准信号的个数。

2、锁相环频率合成器：其方框图类似于彩色电视接收机中的副载波恢复电路，只是在输入回路插入了一个基准信号分频器（代替色同步信号输入）而在反馈支路插入一个可编程分频器（代替900移相）。

目录一、设计和制作任务 (2)二、主要技术指标 (2)三、确定电路组成方案 (2)四、设计方法 (3)（一）、振荡源的设计 (3)（二）、N分频的设计 (3)（三）、1KHZ标准信号源设计（即M分频的设计） (4)五、锁相环参数设计 (5)六、参考文献 (6)附录：各芯片的管脚图 (6)锁相环CD4046设计频率合成器内容摘要：频率合成是以一个或少量的高准确度和高稳定度的标准频率作为参考频率，由此导出多个或大量的输出频率，这些输出的准确度与稳定度与参考频率是一致的。

在通信、雷达、测控、仪器表等电子系统中有广泛的应用，频率合成器有直接式频率合成器、直接数字式频率合成器及锁相频率合成器三种基本模式，前两种属于开环系统，因此是有频率转换时间短，分辨率较高等优点，而锁相频率合成器是一种闭环系统，其频率转换时间和分辨率均不如前两种好，但其结构简单，成本低。

并且输出频率的准确度不逊色与前两种，因此采用锁相频率合成。

关键词：频率合成器CD4046一、设计和制作任务1．确定电路形式，画出电路图。

2．计算电路元件参数并选取元件。

3．组装焊接电路。

4．调试并测量电路性能。

5. 写出课程设计报告书二、主要技术指标1．频率步进 1kHz2．频率稳定度f ≤1KHz3．电源电压 Vcc=5V三、确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f1’，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1’=f2/N 故f2=Nf’1 (f’1为基准频率)当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2。

四、设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。

*******************实践教学*******************兰州理工大学计算机与通信学院2012年春季学期《通信系统基础实验》设计项目实验报告设计题目：锁相式数字频率合成器实验报告专业班级：设计小组名单：指导教师：陈昊目录一、设计实验目的 (3)二、频率合成基本原理 (4)2.1频率合成的概念 (4)2.2频率合成器的主要技术指标 (4)2.3锁相频率合成器 (5)三、锁相环技术 (6)3.1 锁相环工作原理 (6)3.2 锁相环CD4046芯片介绍 (6)四、基于锁相环技术的倍频器 (10)4.1 HS191芯片介绍 (10)4.2 基于锁相环技术的倍频器的设计 (12)4.2.1 工作原理 (12)3.2.2 Proteus软件仿真 (13)4.2.3 硬件实现 (14)4.2.4 锁相环参数设计 (15)五、总结与心得 (17)六、参考文献 (18)七、元器件清单 (19)一、设计实验目的1. 掌握VCO压控振荡器的基本工作原理。

2. 加深对基本锁相环工作原理的理解。

3. 熟悉锁相式数字频率合成器的电路组成与工作原理.。

二、频率合成基本原理2.1频率合成的概念频率合成是指由一个或多个频率稳定度和精确度很高的参考信号源通过频率域的线性运算，产生具有同样稳定度和精确度的大量离散频率的过程。

实现频率合成的电路叫频率合成器，频率合成器是现代电子系统的重要组成部分。

在通信、雷达和导航等设备中，频率合成器既是发射机频率的激励信号源，又是接收机的本地振荡器；在电子对抗设备中，它可以作为干扰信号放生器；在测试设备中，可作为标准信号源，因此频率合成器被人们称为许多电子系统的“心脏”。

早期的频率合成是用多晶体直接合成，以后发展成用一个高稳定参考源来合成多个频率。

20世纪50年代出现了间接频率合成技术。

但在使用频段上，直到50年代中期仍局限于短波范围。

60年代中期，带有可变分频的数字锁相式频率合成器问世。

基于cd4046锁相环的数字频率合成器电路设计1. 介绍在当今的数字电子领域，频率合成器扮演着至关重要的角色，它可以将一个基础频率信号合成出多个频率信号，广泛应用于收音机、数字通信、无线电、雷达等领域。

本文将重点讨论基于cd4046锁相环的数字频率合成器电路设计，以及CD4046的基本工作原理和性能特点。

2. 基础原理CD4046作为一种锁相环集成电路，它由相位比较器、环路滤波器和振荡器组成。

在频率合成器中，CD4046可以将输入信号频率合成成另一个输出频率信号，并且具有较高的信号锁定能力。

其基本工作原理是根据输入信号频率与振荡器输出信号频率之间的差值，不断调节振荡器输出频率，直至二者频率相同，从而实现信号的合成。

3. 设计步骤(1) 确定合成频率范围：根据实际需求确定所需合成频率范围，进而选择合适的分频倍数和振荡器参数。

(2) 选择振荡器电路：根据合成频率范围选择合适的振荡器电路和频率合成器芯片，CD4046是目前较为常用的选择之一。

(3) 进行电路仿真：使用电路仿真软件对设计电路进行仿真和调试，确保电路工作稳定和合成频率准确。

(4) 调节环路参数：根据实际需求调节环路参数，如环路带宽和环路增益，以实现更精准的频率合成效果。

4. 性能分析CD4046锁相环具有较高的抗干扰能力和频率稳定性，能够在一定程度上抵抗外部环境干扰和波动。

其响应速度较快，能够实现快速锁定输入信号频率，并且具有较高的合成精度和稳定性，适用于多种频率合成场景。

5. 个人观点在设计数字频率合成器时，选择合适的频率合成器芯片对电路性能起着至关重要的作用。

CD4046锁相环作为一种可靠的集成电路芯片，具有较高的性能和稳定性，是设计高质量数字频率合成器的重要选择之一。

在实际应用中，需要根据具体需求合理设计振荡器电路和调节环路参数，以实现更加精准和稳定的频率合成效果。

总结：本文对基于CD4046锁相环的数字频率合成器电路设计进行了全面评估和探讨，介绍了其基本工作原理、设计步骤、性能分析和个人观点，并对其在数字频率合成器设计中的重要性进行了强调。

锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。

由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。

自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。

如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。

随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。

随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。

高性能的频率源可通过频率合成技术获得。

随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。

由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。

1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。

因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。

PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。

PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。

PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。

第27卷第6期遥　测　遥　控Vol .27,№.62006年11月Journa l of Tele m etry,Track i n g,and Co mmand Nove mber 2006集成锁相频率合成器设计王安莉(北京遥测技术研究所 北京　100076)　收稿日期:2006204220 收修改稿日期:2006205217摘　要:介绍实际应用中使用集成锁相频率合成芯片MB1504构成频率合成器的设计原理和应用方法,以实现小型化,低成本,低功耗,高品质的频率综合器。

关键词:锁相环;　双模前置分频器;　吞脉冲计数;　频率合成中图分类号:T N742 文献标识码:B 文章编号:C N11-1780(2006)06-0059-04概　述频率合成虽不是一项新技术,但近年来它的发展十分迅速,合成器性能不断提高,应用日益广泛,它不仅完全占领了传统上需要使用信号源的各个方面,而且还开辟了很多新的领域。

目前已出现了一系列将高速前置分频器集成在芯片内,构成一种具有吞脉冲计数功能的单片锁相环P LL (Phase Lock Loop )频率合成芯片。

例如:日本富士通公司的MB1504系列,美国Mot or ola 公司的MC145190/191、MC145192、MC145200/20等等。

这种片内带有高速前置分频器、具有吞脉冲计数功能的单片集成频率合成芯片,给P LL 频率合成器电路的设计带来极大的方便,为实现电路的小型化提供了可能。

下面对吞脉冲技术的原理及优越性、MB1504系列的芯片功能和电路在实际使用中的设计应用方法作一详细探讨。

1　脉冲吞除技术MB1504是具有吞脉冲计数功能的集成频率合成器。

脉冲吞除技术是程序分频器在计数方法上的一次改进[1]。

程序分频器工作时,首先是个位计数,然后是十、百、千位计数,它具有两个特点:一是个位接受高速脉冲,因而承受压力最大;二是必须对包括个位在内的各位分频器进行预置。

Technology Study技术研究DCW7数字通信世界2020.010 引言近年来，卫星通信技术的快速发展和各类机载、车载、地面等终端设备的广泛应用，对终端设备的体积和功耗要求越来越高，传统的锁相环和压控振荡器为两种独立的器件，尺寸较大，无法满足越来越迫切的产品小型化需求[1][2][3]，本文利用ATMEL 公司的8位单片机ATTINY9结合TI 公司新一代集成VCO 的频合器LMX2572设计了一款输出频率为4875MHz 的锁相频率源。

设计要求：（1）相位噪声<-70dBc@100Hz ，<-80dBc@ 1kHz ，<-90dBc@ 10kHz ，<-100dBc@100kHz 。

（2）输出电平≥5dBm 。

1 硬件选择与实现1.1 硬件选择LMX2572是美国TI 公司2019年推出的一款低功耗、高性能宽带合成器，可以输出12.4MHz 到6.4GHz 之间的任何频率且不需要内部倍频，这就大大减少了混频输出的本振产生的分频和倍频杂散，PLL 可提供优异的性能，在3.3V 单电源中的电流消耗仅为75mA 。

LMX2572允许用户同步多个器件的输出，并可支持需要输入和输出之间具有确定延迟的应用并提供了一个可精准调节相位的选项，以解决电路板上或器件内的延迟不匹配问题；芯片内部的频率斜升发生器可在自动斜坡生成选项或手动选项中最多合成2段斜坡，以实现最大的灵活性。

通过快速校准算法，用户可在不到20μs 的时间内改变频率。

LMX2572集成了通过3.3V 单电源供电的LDO ，无需再配备板载低噪声LDO ，综合以上描述LMX2572为目前业界同类产品中比较领先的一款芯片，在100kHz 偏频和6.4GHz 载波的情况下具有-106dBc/Hz 的超低相位噪声[4]。

单片机选用的是ATMEL 公司ATTINY9芯片，该单片机是一个6个引脚的8位单片机，尺寸小，功耗低，其内部含有32Byte 的可编程可擦除存储器[5]。

锁相式数字频率合成器的设计实验报告解析实验四锁相式数字频率合成器的设计一． 实验目的1. 掌握锁相环及频率合成器原理。

2. 利用数字锁相环CD4046设计制作频率合成器。

3. 利用有源滤波器将CD4046输出方波。

二． 实验仪器1． DSO-2902示波器/逻辑分析仪一台 2． 模拟信号源一台 3． 锁相环电路板一个 4． 微机一台5． 微机专用直流电源一台 三． 实验原理1．锁相频率合成器原理锁相频率合成器是基于锁相环路的同步原理，由一个高准度、高稳定度的参考晶体振荡器，合成出许多离散频率。

即将某一基准频率经过锁相环（PLL ）的作用，产生需要的频率。

原理框图如图4-1所示。

图4-1 锁相环原理框图由图4-1可知，晶体振荡器的频率i f 经M 固定分频后得到步进参考频率REF f ，将REF f 信号作为鉴相器的基准与N 分频器的输出进行比较，鉴相器的输出d U 正比与两路输入信号是相位差，d U 经环路滤波器得到一个平均电压c U ，c U 控制压控振荡器（VCO ）频率0f 的变化，使鉴相器的两路输入信号相位差不断减小，直到鉴相器的输出为零或为某一直流电平，这时称为锁定。

锁定后的频率为0//i REF f M f N f ==即()0/i REF f N M f N f ==⋅。

当预置分频数N 变化时，输出信号频率0f 随着发生变化。

锁相环中的滤波器时间常数决定了跟随输入信号的速度，同时也限制了锁相环的捕捉范围，详细原理见参考书。

2.CD4046锁相环工作原理数字锁相环CD4046由两个鉴相器、一个压控振荡器、一个源极跟随器和一个齐纳二极管组成。

鉴相器有两个共用输入端INPCA和INPCB，输入端INPCA既可以与大信号直接匹配，又可直接与小信号相接。

自偏置电路可在放大器的线性区调整小信号电压增益。

鉴相器Ⅰ为异或门，鉴相器Ⅱ为四组边沿触发器。

由于CD4046的两个鉴相器输入信号均为数字信号，所以称CD4046位数字锁相环。

集成电路课程设计一-锁相环CD4046设计频率合成器学号：110800316 姓名：苏毅坚指导老师：罗国新2011年1月锁相环CD4046设计频率合成器实验目的：设计一个基于锁相环CD4046设计频率合成器范围是10k〜100K,步进为1K设计和制作步骤：确定电路形式，画出电路图。

计算电路元件参数并选取元件O组装焊接电路。

调试并测量电路性能。

确定电路组成方案原理框图如下，锁相环路对稳定度的参考振动器锁定，环内串接可编程的分频器，通过改变分频器的分配比N,从而就得到N倍参考频率的稳定输出。

晶体振荡器输出的信号频率n,经固定分频后（M分频）得到基准频率fi，，输入锁相环的相位比较器（PC）。

锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：n/M=fF=f2/N 故f2=N『l （Fl为基准频率）当N变化时，就可以得到一系列的输出频率f2o设计方法（一）、振荡源的设计用CMOS与非门和1M晶体组成1MHz振荡器，如图14。

图中Rf使F1工作于线性放大区。

晶体的等效电感，Cl> C2构成谐振回路。

C1、C2可利用器件的分布电容不另接。

Fl、F2、F3 使用CD4049o（二）、N分频的设计N分频采用CD40103进行分频。

CD40103是BCD码8位分频器。

采用8位拨码开关控制分频大小。

输入的二进制大小即为分频器N分频。

图中RP1为1K排阻（三）、1KHZ标准信号源设计（即M分频的设计）根据4518的输出波形图，可以看出4518包含二分频、四分频、十分频，用二片CD4518 （共4个计数器）组成一个1000分频器，也就是三个十分频器，这样信号变为2Khz.再经过双D触发器，这样就可把2MHz的晶振信号变成500hz 的标准信号。

如下图所示：（四）4046锁相环的设计锁相环4046为主芯片。

电路图如下：500Hz信号从14脚输入。

3脚4脚接N分频电路，即40103分频电路。

1 引言在无线通信领域中，高性能频率源是通信设备、雷达、电子侦察和对抗设备、精密测量仪器的核心部件。

现代通信系统对频率源的精度、分辨率、转换时间及频谱纯度等提出了越来越高的要求，性能卓越的频率源均通过频率合成技术来实现。

本文所讨论的锁相环频率合成技术是基于锁相环路的同步原理，由一个高准确度、高稳定度的参考晶体振荡器，综合出大量离散频率的一种技术。

锁相环频率合成器是一种相位锁定装置，是一种频率稳定度较高的离散间隔型频率信号发生器。

2 锁相环频率合成器的基本原理锁相环是频率合成技术的基础。

锁相环路(PLL)通常由鉴相器(PD)、环路滤波器(LP)、压控振荡器(VCO)和可变程序分频器组成。

锁相环路是一个相位误差控制系统，它比较输入信号与压控振荡器输出信号之间的相位差，产生一个对应于两个信号相位差的误差电压，该误差电压经处理后去调整压控振荡器的频率（相位）。

当环路锁定时，输入信号与压控振荡器输出信号频差为零，相位差不再随时间变化，此时，误差控制电压为一固定值，压控振荡器输出频率与输入信号频率相等，即fo=fr。

锁相环路的这一特点，使它在自动频率控制中得到应用，以实现精确的频率控制。

环路在锁定时要得到一定的控制电压，则鉴相器必须有一个非零的输出，即，环路作用必须有相位差，相位差维持着两信号的同步，使输出信号频率稳定。

锁相环基本原理方框图如图1所示。

鉴相器又称比相器，对输入信号与环路输出信号的相位进行比较, 产生误差控制电压；环路滤波器滤除误差电压中的高频分量和噪声，以保证环路所要求的性能，增加环路的稳定性；压控振荡器的振荡频率受环路滤波器输出电压的控制，使压控振荡器输出信号频率向输入信号频率靠拢，两个信号间的相位差减小。

可变程序分频器的作用是使压控振荡器的输出频率经分频后再与参考频率进行相位比较，从而产生误差控制电压，并以误差控制电压来调整压控振荡器的相位。

锁相环路对高稳定度的参考振荡器（通常是晶体振荡器）锁定，环路串接可编程的程序分频器，通过编程改变程序分频器的分频比R、N，从而获得N/R倍参考频率的稳定输出。