做成时钟,并不难,把十进改成6进就行了如下:
1,震荡电路的电容用晶震,记时准确.
2, 时:用2块计数器,十位的用1和2(记时脚)两个脚.
分:用2块计数器,十位的用1,2,3,4,5,6,(记时脚)6个脚.
秒:同分.
评论:74系列的集成块不如40系列的,如:用CD4069产生震荡,CD4017记数,译码外加.
电压5V.比74LS160 74LS112 74LS00好的.而且CD4069外围元件及少.如有需要我可以做给你.
首先需要产生1hz的信号，一般采用CD4060对32768hz进行14分频得到2hz，然后再进行一次分频。
（关于此类内容请参考数字电路书中同步计数器一章）
(原文件名:4060.JPG)
一种分频电路：
(原文件名:秒信号1.JPG)
采用cd4518进行第二次分频
另一种可以采用cd4040进行第二次分频第三种比较麻烦，是对1mhz进行的分频
(原文件名:秒信号2.JPG)
介绍一下cd4518：
CD4518，该IC是一种同步加计数器，在一个封装中含有两个可互换二/十进制计数器，其功能引脚分别为1～7和9～{15}。
该计数器是单路系列脉冲输入（1脚或2脚；9脚或10脚），4路BCD码信号输出（3脚～6脚；{11}脚～{14}脚）。
此外还必须掌握其控制功能，否则无法工作。
手册中给有控制功能的真值（又称功能表），即集成块的使用条件，如表2所示。
从表2看出，CD4518有两个时钟输入端CP和EN，若用时钟上升沿触发，信号由CP输入，此时EN端应接高电平“1”，若用时钟下降沿触发，信号由EN端输入，此时CP端应接低电平“0”，不仅如此，清零（又称复位）端Cr也应保持低电平“0”，只有满足了这些条件时，电路才会处于计数状态，若不满足则IC不工作。
计数时，其电路的输入输出状态如表3所示。
值得注意，因表3输出是二/十进制的BCD码，所以输入端的记数脉冲到第十个时，电路自动复位0000状态（参看连载五）。
另外，该CD4518无进位功能的引脚，但从表3看出，电路在第十个脉冲作用下，会自动复位，同时，第6脚或第{14}脚将输出下降沿的脉冲，利用该脉冲和EN端功能，就可作为计数的电路进位脉冲和进位功能端供多位数显用。
(原文件名:4518.JPG)
(原文件名:4518真值表.JPG)
这里将用CD4518作为时钟的计数器七段译码器cd4511：
CD4511是一个用于驱动共阴极LED （数码管）显示器的BCD 码—七段码译码器，特点如
下：
具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流。
可直接驱动LED显示器。
(原文件名:4511.JPG)
数码管：
(原文件名:数码管2.JPG)
下面是一种数字钟的电路：
(原文件名:数字钟.gif)
请注意一下这个电路中进位的产生，仔细分析一下吧。
但是制作时发现这个电路在小时进位时有时会有问题。
可惜上学期比较忙，一直没有来得及解决，现在它在学校，等开学之后再研究一下。
另外它的校时电路也需要改进。
同时需要加入后备电池，电路比较简单，就不说了（我制作时手头没有纽扣电池，就只好用5号电池后备
了，囧）。
另外一个数字钟的电路：（没有实际制作，但它的进位电路也很有意思）
(原文件名:数字钟2.jpg)
555定时
555 定时器是一种模拟和数字功能相结合的中规模集成器件。
一般用双极性工艺制作的称为555，用CMOS 工艺制作的称为7555，除单定时器外，还有对应的双定时器556/7556。
555 定时器的电源电压范围宽，可在4.5V~16V 工作，7555 可在3~18V 工作，输出驱动电流约为200mA，因而其输出可与TTL、CMOS 或者模拟电路电平兼容。
555定时器
555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。
它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。
555 定时器的内部电路框图和外引脚排列图分别如图 2.9.1 和图 2.9.2 所示。
它内部包括两个电压比较器，三个等值串联电阻，一个RS 触发器，一个放电管T 及功率输出级。
它提供两个基准电压VCC /3 和2VCC /3 555 定时器的功能主要由两个比较器决定。
两个比较器的输出电压控制RS 触发器和放电管的状态。
在电源与地之间加上电压，当 5 脚悬空时，则电压比较器C1 的同相输入端的电压为2VCC /3，C2 的反相输入端的电压为VCC /3。
若触发输入端TR 的电压小于VCC /3，则比较器C2 的输出为0，可使RS 触发器置1，使输出端OUT=1。
如果阈值输入端TH 的电压大于2VCC/3，同时TR 端的电压大于VCC /3，则C1 的输出为0，C2 的输出为1，可将RS 触发器置0，使输出为0 电平。
词名：555 timer 中文解释：555定时器缩写：来历：555 timer
555的应用：
555定时器
（1）构成施密特触发器，用于TTL系统的接口，整形电路或脉冲鉴幅等；（2）构成多谐振荡器，组成信号产生电路；如右图，振荡周期：T=0.7（R1+2R2）C （3）构成单稳态触发器，用于定时延时整形及一些定时开关中。
555应用电路采用这3种方式中的1种或多种组合起来可以组成各种实用的电子电路，如定时器、分频器脉冲信号发生器、元件参数和电路检测电路、玩具游戏机电路、音响告警电路、电源交换电路、频率变换电路、自动控制电路等。
单稳态电路
前面介绍的双稳态触发器具有两个稳态的输出状态和，且两个状态始终相反。
而单稳态触发器只有一个稳态状态。
在未加触发信号之前，触发器处于稳定状态，经触发后，触发器由稳定状态翻转为暂稳状态，暂稳状态保持一段时间后，又会自动翻转回原来的稳定状态。
单稳态触发器一般用于延时和脉冲整形电路。
单稳态触发器电路的构成形式很多。
图9-29(a)所示为用555定时器构成的单稳态触发器，R、C 为外接元件，触发脉冲u1由2端输入。
5端不用时一般通过0.01uF电容接地，以防干扰。
下面对照图9-29(b)进行分析。
(1) 稳态接通电源后，经R给电容C 充电，当uc上升到大于时，基本RS触发器复位，输出u0=0。
同时，晶体管T导通，使电容C放电。
此后uc<，若不加触发信号，即u1>，则u0保持0状态。
电路将一直处于这一稳定状态。
(2) 暂稳态在t=t1瞬间，2端输入一个负脉冲，即u1<，基本RS触发器置1，输出为高电平，并使晶体管T截止，电路进入暂稳态。
此后，电源又经R向C充电，充电时间常数=RC，电容的电压按指数规律上升。
在t=t2时刻，触发负脉冲消失(u1>)，若uc<，则=1，=1，基本RS触发器保持原状态，u0仍为高电平。
在t=t3时刻，当uc上升略高于时，=0，=1，基本RS触发器复位，输出u0=0，回到初始稳态。
同时，晶体管T导通，电容C通过T迅速放电直至uc为0。
这时=1，=1，电路为下次翻转做好了准备。
输出脉冲宽度tp为暂稳态的持续时间，即电容C的电压从0充至所需的时间。
由=(1-)得由上式可知：①改变R、C的值，可改变输出脉冲宽度，从而可以用于定时控制。
②在R、C的值一定时，输出脉冲的幅度和宽度是一定的，利用这一特性可对边沿不陡、幅度
不齐的波形进行整形。
多谐振荡器
多谐振荡器又称为无稳态触发器，它没有稳定的输出状态，只有两个暂稳态。
在电路处于某一暂稳态后，经过一段时间可以自行触发翻转到另一暂稳态。
两个暂稳态自行相互转换而输出一系列矩形波。
多谐振荡器可用作方波发生器。
图9-30所示是由555定时器构成的多谐振荡器。
R1、R2和C是外接元件。
刚接通电源时，uc=0，u0=1。
当uc升至后，比较器C1输出低电平(=0)，基本RS触发器置0，定时器输出u0由1变为0。
同时，三极管T导通，电容通过R2放电，uc下降。
在<uc<期间，u0保持低电平状态。
在uc下降至以后，比较器C2输出低电平(=0 )，使触发器置1，输出u0由0变为1。
同时三极管T截止，于是电容C再次被充电。
如此不断重复上述过程，多谐振荡器的输出端就可得到一串矩形波。
工作波形如图9-30(b)所示。
先看图1中的两个时钟电路，不用我说，相信读者一眼就可以看得出来，左边的那个是有源晶振电路，右边的是无源晶振电路。
图1 两个时钟电路
振荡器就是可以产生一定频率的交变电流信号的电路
晶体振荡器，简称晶振，是利用了晶体的压电效应制造的，当在晶片的两面上加交变电压时，晶片会反复的机械变形而产生振动，而这种机械振动又会反过来产生交变电压。
当外加交变电压的频率为某一特定值时，振幅明显加大，比其它频率下的振幅大得附加外部时钟电路，一般是一个放大反馈电路，只有一片晶振是不能实现震荡的多，产生共振，这种现象称为压电谐。
晶振相对于钟振而言其缺陷是信号质量较差，通常需要精确匹配外围电路（用于信号匹配的电容、电感、电阻等），更换不同频率的晶体时周边配置电路需要做相应的调整。
如果把完整的带晶体的振荡电路集成在一块，可能再加点其它控制功能集成到一起，封装好，引几个脚出来，这就是有源晶振，时钟振荡器，或简称钟振。
英文叫Oscillator，而晶体则是Crystal。
可以说Oscillator是Crystal经过深加工的产品，而Crystal是原材料。
好多钟振一般还要做一些温度补偿电路在里面。
让振荡频率能更加准确。
相对于无源晶体，有源晶振的缺陷是其信号电平是固定的，需要选择好合适输出电平，灵活性较差，而且价格高。
典型无源晶振电路
图2是典型的无源晶振电路。
图2 典型的无源晶振电路
与晶振并联的电阻的作用
与晶振并联的电阻R4是反馈电阻，是为了保证反相器输入端的工作点电压在VDD/2，这样在振荡信号反馈在输入端时，能保证反相器工作在适当的工作区。
虽然去掉该电阻时，振荡电路仍工作了。
但是如果从示波器看振荡波形就会不一致了，而且可能会造成振荡电路因工作点不合适而停振。
所以千万不要省略此电阻。
这个电阻是为了使本来为逻辑反相器的器件工作在线性区，以获得增益，在饱和区是没有增益的，没有增益是无法振荡的。
如果用芯片中的反相器来作振荡，必须外接这个电阻，对于CMOS而言可以是1M以上，对于TTL则比较复杂，视不同类型(S，LS…)而定。
如果是芯片指定的晶振引脚，如在某些微处理器中，常常可以不加，因为芯片内部已经制作了，要仔细阅读DATA SHEET的有关说明。
与晶振串联的电阻的作用
和晶振的串联电阻（R3）常用来预防止晶振被过分驱动。
晶振过分驱动的后果是将逐渐损耗减少晶振的接触电镀，这将引起频率的上升，并导致晶振早期失效。
如何判断晶振是否被过分驱动？电阻RS常用来防止晶振被过分驱动。
过分驱动晶振会渐渐损耗减少晶振的接触电镀，这将引起频率的上升。
可用一台示波器检测OSC输出脚，如果检测一非常清晰的正弦波，且正弦波的上限值和下限值都符合时钟输入需要，则晶振未被过分驱动；相反，如果正弦波形的波峰，波谷两端被削平，而使波形成为方形，则晶振被过分驱动。
这时就需要用电阻RS来防止晶振被过分驱动。
判断电阻RS值大小的最简单的方法就是串联一个5k或10k的微调电阻，从0开始慢慢调高，一直到正弦波不再被削平为止。
通过此办法就可以找到最接近的电阻RS值。
晶振两个引脚两个电容的作用
这两个电容（C1，C2）叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十
皮法。
它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd，Cg为分别接在晶振的两个脚上和对地的电容，Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf。
这两个电容串联的值是并联在谐振回路上的，会影响振荡频率。
当两个电容量相等时，反馈系数是0.5，一般是可以满足振荡条件的，但如果不易起振或振荡不稳定可以减小输入端对地电容量，而增加输出端的值以提高反馈量。
时钟缓冲器（Clock Buffer）
输出缓冲器的作用是加强时钟发生器的带负载能力，同时减少负载对时钟发生器的干扰和影响。
时钟发生器可以选用芯片厂商的专用IC来实现，也可以采用分立元件进行设计。
图3是我公司在某款Wi-Fi产品的设计中采用的时钟缓冲电路。
CY-2308是双边、通用零延迟缓存器，可用在需要严格输入-输出及输出-输出斜率的各种时钟分配应用中。
图3时钟缓冲器CY-2308
图4是我公司在另外一款产品的开发中设计的分立元件时钟缓冲电路，其中的DNS意思为Design not Stuff。
经实际产品检验，效果良好。
图4 分立元件时钟缓冲电路
时钟电路的EMC问题
对于任何数字信号，绝大部分能量都集中在转折频率以下，而转折频率与其数字边沿的上升和下降时间有关，而与其时钟速率无关。
滤波是最常用来降低信号波形的边缘速度的方法，也就是在信号路径中加上5到15pF的电容器，用以平缓信号的边缘速度。
通常工程师会在电路设计中，靠近信号源头的位置，预留这些电容器的安装位置，到发生EMI问题时，再将电容器装置上去。
若时钟电路采用串接式的终端电阻，滤波电容器装在电阻的两侧皆可，但为了获得最佳的信号终结与保持信号的完整性，滤波电容建议装在终端电阻之后靠信号来源的这一侧。
时钟电路的端接电阻
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS（典型10Ω到75Ω）到传输线中来实现的，如图5所示。
串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗（轻微过阻尼）。
图5 串行端接电阻
这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号（负载端输入高阻，不吸收能量）再从源端反射回负载端。
串行端接的优点在于：每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。
当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。
多负载的端接
在实际电路中常常会遇到单一驱动源驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。
一般情况下可以考虑以下两种方案。
如果多个负载之间的距离较近，可通过一条传输线与驱动端连接，负载都位于这条传输线的终端，这时只需要一个端接电路。
如采用串行端接，则在传输线源端加入一串行电阻即可，如图6所示。
如采用并行端接（以简单并行端接为例），则端接应置于离源端距离最远的负载处，同时，线网的拓扑结构应优先采用菊花链的连接方式。
图6 多负载端接
如果多个负载之间的距离较远，需要通过多条传输线与驱动端连接，这时每个负载都需要一个端接电路。
如采用串行端接，则在传输线源端每条传输线上均加入一串行电阻，如图a 所示。
如采用并行端接（以简单并行端接为例），则应在每一负载处都进行端接，如图b 所示。
时钟电路设计笔记。
