电子线路课程设计直接数字频率合成器
姓名：
学号：
院系：机械学院
指导老师：花汉兵、姜萍
完成时间：2015年06月10号
摘要:
直接数字频率合成器（Direct Digital Frequency Synthesizer简称DDFS或DDS）是一种基于全数字技术，从相位概念出发直接合成所需波形的一种频率合成技术。
本报告探究了数字频率合成器的构成，使用了QuartusII软件和SmartSOPC实验箱，借助可编程逻辑器件，实现了实验的预期目的，可以进行交换显示，测频，四波形（方波，正弦波，锯齿波，三角波）切换。详细介绍了电路实现的基本原理以及电路的仿真、编译过程。
关键词：直接数字频率合成器控制QuartusII
Abstract:
Direct Digital Frequency Synthesizer is a technology based on fully digital technique, a frequency combination technique syntheses a required waveform from concept of phase.
This report describes the Digital Frequency Synthesizer components, the use of the software and SmartSOPC QuartusII experimental box, with programmable logic device to achieve the desired goal of the experiment, can be exchanged, frequency measurement, the four waveforms (square wave, sine wave , sawtooth, triangle wave) switches. Details of the circuit as well as the basic principles of circuit simulation, and the compiler process.
Key word:Direct Digital Frequency Synthesizer control QuartusII
一、实验要求说明
1、实验目的
学习EDA集成工具软件QuartusII的使用；学习基于可编程逻辑器件的EDA设计流程；学会基于可编程逻辑器件的电路设计。
2、实验内容
设计一个频率及相位均可控制的具有正弦和余弦输出的直接数字频率合成器（Direct Digital Frequency Synthesizer简称DDFS或DDS）。
3、实验要求
1.利用QuartusII软件和SmartSOPC实验箱实现DDS的设计；
2.DDS中的波形存储器模块用Altera公司的Cyclone系列FPGA芯片中的ROM实现，ROM
结构配置成4096×10类型；
3.具体参数要求：频率控制字K取4位；基准频率fc=1MHz，由实验板上的系统时钟分
频得到；
4.系统具有清零和使能的功能；
5.利用实验箱上的D/A转换器件将ROM输出的数字信号转换为模拟信号，能够通过示
波器观察到正弦波形；
6.通过开关控制改变DDS的频率和相位控制字，并能用示波器观察加以验证；
7.在数码管上显示生成的波形频率；
8.充分考虑ROM结构及正弦函数的特点，进行合理的配置，提高计算精度；
9.设计能输出多种波形（三角波、锯齿波、方波等）的多功能波形发生器；
10.考虑节省ROM空间的设计，例如只提供四分之一的波形或者半波形。
二、整体电路设计原理
1、基本框图
2、工作原理
DDS的基本结构主要由相位累加器、相位调制器、正弦波数据表(ROM)、D/A转换器构成。相位累加器由N位加法器N位寄存器构成。每来一个CLOCK，加法器就将频率控制字fwrod与累加寄存器输出的累加相位数据相加，相加的结果又反馈送至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此，相位累加器在每一个时钟脉冲输入时，把频率控制字累加以此，相位累加器输出的数据作为波形存储器的相位取样地址，这样就可把存储在波形存储器内的波形抽样值进行找表查出，完成相位到幅值的转换。
由于相位累加器为N位，相当于把正弦信号在相位上的精度定为N位，所以分辨率为1/2N。
若系统时钟频率为fc，频率控制字fword为1，则输出频率为f
OUT =f
C
/2N，这个频率相当于"基
频"。若fword为K，则输出频率为：
f
out =K* f
C
/2N
当系统输入时钟频率f
C
不变时，输出信号的频率由频率控制字K所决定。由上式可得：
K=2N*f
out /f
C
其中，K为频率字，注意K要取整，有时会有误差。
选取ROM的地址时，可以间隔选项，相位寄存器输出的位数D一般取10-16位，这种截取方法称为截断式用法，以减少ROM的容量。D太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善。
DDS工作流程示意图：
三、各模块说明
1、分频电路
（1）设计原理
由于SmartSOPC实验系统提供的脉冲为48MHz，因此我们要通过分频电路得到我们所需要的1KHz，1Hz，0.5Hz和1MHz。分频电路主要是由2 分频、3分频、10分频这3 种基本分频电路以不同形式组合构成。
（2）电路图如下：
2 分频电路图
封装图
从上图可以看出，2 分频电路与上周所做EDA2 实验中所用2 分频电路相同，均
由D 触发器构成。
