东南大学信息学院专用集成电路简答题

JTAG测试法优点：减少板上物理引脚数，提高器件密度，减少测试设备成本，缩短测试时间，提高测试效率
组合逻辑：组合逻辑不包含存储元件的模块。 静态门方法：管子多，门数多。 传输门逻辑方法：可以大大减少管子数和芯片面积。 NMOS上升时间最短，CMOS上升时间最长，动态型需充电周期长
Chap 5 半定制电路设计方法：以预先设计好并验证的单元为基础进行电路设计，是一种面向逻辑级的设计。 全定制电路设计方法：是基于晶体管级的ASIC设计方式，包括在晶体管的版图尺寸、位置及布局布线等技术细节 上的精心设计，最后将设计结果交由厂家去进行掩模制造，制造成芯片。 比较：半定制电路设计：时间短，成本低，灵活性好，性能稍差。 全定制电路设计：性能优，成本高，灵活性差，周期长。 （1）更加灵活化的逻辑设计：可以选择任意形式的逻辑电路，使设计更加灵活。 （2）版面设计：根据电路的功能划分芯片面积。 （3）电路模拟：在单元级电路设计中，为得到最佳的电路性能，用SPICE进行电路模拟。 （4）版图设计与验证：需要对手工设计的版图做仔细的验证。 半定制设计方法：门阵列设计方法：在预先设计好的母片上进行布图设计。周期短，自动化程度高，价 格 便 宜 。 标准单元设计方法：根据标准单元库进行设计，自动布局布线。电路性能、芯片利用率以及设 计的灵活性均好于门阵列，但设计周期和成本高于门阵列，全部完成需要全套掩膜(>14)。 可编程逻辑设计方法：根据设计需要对器件编程，再通过专门的方法将程序、网表写入 器 件 ， 实现电路的具体功能。优点是设计周期短，可重复编程。
不同设计方法的优缺点
可编程器件的种类：SPLD,CPLD和FPGA。
可编程逻辑器件的核心是阵列逻辑，由可编程的“与”阵列和“或”阵列构成。
可编程器件的编程方式有三种：
(1) 熔丝编程双极PLD。一次性编程。
(2) 紫外擦除电可编程EPLD。以浮栅MOS管为基础，编程数据可在紫外线下擦除，可重复编程。
注意点：测试向量尽可能少，容易生成测试向量，测试码生成时间尽可能短，对电路其他性能影响最小。
理论基础：可控性：电路中各节点的电平值容易由外部信号控制，以便对故障敏化。
可观性：能方便地从外部输出端口观察内部故障，即使内部故障传输到的输出端。
三要素：初始化、可观察性、可控制性。
扫描设计：将集成电路所有的触发器在扫描使能信号作用下连接到一起，成为若干长的移位寄存器链，使剩下 的
Electrically Erasable PROM (EEPROM)/ Flash Memory电可擦除电可编程，多次写，多次读。
应用：用于实现多输入/多输出的函数功能
用于控制单元设计
当组合电路中冗余项较多时，资源浪费。
GAL器件结构：与PAL逻辑形式相同，只是用CMOS替代TTL双极熔丝工艺。另外其输出宏单元OLMC通过浮栅MOS
Chap 1 储存容量与最小线宽：线宽越细，互连水平越高，电路规模越大，储存容量越大 铜导线优点：电阻率小，减少互连层厚度，降低电容，减少时延；熔点高，降低能量消耗；大马士革工艺，减少 互连层数，降低成本。 前端设计：（高层综合）行为设计、结构设计；（逻辑综合）逻辑设计、电路设计 后端设计：（物理综合）版图设计 EDA 工具：供应商：Synopsys, Cadence 分类：电路设计与仿真工具，PCD 设计，IC 设计，PLD 设计 例：SPICE, EWB, PROTEL, ALTERA, Xilinx
全定制电路的阵列逻辑设计形式：Weinberger阵列结构与栅阵列版图、储存器结构（ROM, 静态随机储存器SRAM）
Chap 7 测试就是检测出在生产过程中的缺陷，并挑出废品的过程。
对象：初次流片生产的电路
其目：为了确保制造出的芯片功能及性能符合设计者的要求。
测试的意义（重要性）：测试手段的提高，可以提高验证/修改的效率，缩短设计周期，提高产品可靠性，提高生
产效率和经济效益。
测试的可靠性取决于测试信号的正确性和完整性。
故障模型：固定故障——固定为 1 或 0 的故障 短路或开路故障——模仿短路或开路的故障
桥接故障——模仿可编程器件交叉点的故障
储存器故障——模仿储存器读/写的故障
冗余故障——不影响逻辑门功能
可测性设计：在电路的设计阶段就考虑电路的可测试性，使设计出来的电路更容易测试，容易找到测试码。
管编程来确定电路的输出形式，从而大大提高了GAL器件的性能。
PAL与GAL的比较
PAL
GAL
器件工艺
熔丝
电可擦除
可编程性
一次性可编程 可重复编程
输入/输出
固定功能 可选择：输入输出，组合/寄存器
现场可编程门阵列(FPGA)基本结构有以下几种：对称阵列、基于行的结构、门海结构、分层PAL
Xilinx FPGA的核心是可重构阵列逻辑，其逻辑单元阵列LCA(Logic Cell Array)包括可配置逻辑块CLB，可编程输入/输
(3) 电可编程电可擦除EEPLD。可重复写入或擦除。
不同类型的PLD器件，它的“与”“或”阵列的可编程性也是不一样的
器件
与阵列 或阵列
PROM
固定
可编程
wenku.baidu.comPLA
可编程 可编程
PAL
可编程 固定
GAL
可编程 固定
PROM包括：Programmable PROM熔丝编程，一次写，多次读。 Erasable PROM (EPROM)紫外线擦除，多次写，多次读
Chap 2 集成电路的研制由设计、制版与工艺三个环节组成。分别由设计方与制造方完成。 芯片设计和制造之间的纽带是：设计规则（由几何限制条件和电气限制条件共同确定的版图设计几何规定） 集成电路制造基础： 氧化工艺：通过氧化过程，在硅表面生成SiO2层。分为干氧氧化和湿氧氧化两种。 SiO2的主要作用有：1.对杂质扩散起掩蔽作用，实现选择掺杂的目的。2.在MOS集成电路中作为绝缘栅介质。 光刻工艺：将光复印图象与材料的腐蚀相结合的一种表面精细加工技术。所实现的是将掩模版上的图形到 硅表面各层材料上的转移。 掺杂工艺：扩散法和离子注入法。 金属化工艺的重要原因：(1) 满足集成电路中元件之间的连接要求(2) 金属和半导体之间必须形成良好的电 学接触（欧姆接触）以满足电路设计的要求。 金属层的制作方法主要有：蒸发、溅射和电镀 CMOS电路加工工艺：CMOS(Complementary MOS)为互补型MOS的简称，实际上是将NMOS和PMOS合为一体。 CMOS工艺包括： P阱工艺：在N型衬底的P阱内制造N型MOS管，在N型衬底上制造P管。 N阱工艺：在P型衬底的N阱内制造P型MOS管，在P型衬底上制造N管。 双阱工艺：采用高浓度的n+衬底，在上面生长高阻r外延层，并在其上形成N阱和P阱。 绝缘衬底上的硅工艺(SOI:Silicon on Insulator)
时钟CMOS电路的特点：静态功耗为零，所需的晶体管数少。 对于N个输入端：典型的CMOS：需2N个晶体管。 NMOS电路：需N+1个晶体管。 时钟CMOS：需N+K个晶体管，K是一个很小的常数。
三种风格的时钟CMOS电路： 1.C2MOS (Clock CMOS Logic)称为准双相存储器结构，用于移位寄存器中。 特点：由CMOS传输门和互补时钟信号取代普通传输管和一相时钟。 静态功耗为零。可按最小尺寸设计，版图结构比标准CMOS版图简单。 两个相邻的NMOS(PMOS)源漏极重叠，便于减少电容和接触孔数和面积。 2.预充电(PE)逻辑：由上拉和下拉电阻和逻辑块组成。 特点：静态功耗小，构成电路的晶体管数少，输出能力与器件的几何尺寸无关，为无比电路。可采用最 小尺寸设计。半个周期预充电，半个周期求逻辑值。输出有效期<50%。 缺点：基于相同时钟信号的预充电逻辑不能直接相连，有电荷共享效应，从而导致输出逻辑电平的下降。 解决方法：采用多相时钟、多米诺逻辑或CMOS NORA逻辑。 3.多米诺(Domino)CMOS：它由两个基本的单元组成：预充电逻辑门+反相缓冲器。逻辑块有N逻辑或P逻辑， 可按最小尺寸设计。反相器作为输出逻辑缓冲器，尺寸根据具体工作条件设计。 特点：多米诺逻辑克服了预充电逻辑的缺点，可逐级顺序连接。但不能提供反相逻辑。同时，也存在电 荷重新分配和电荷共享问题。
要。二是指在模块安置中，尽量使各模块之间的总体连线最少。宗指是“先考虑连线，然后是模块”。
特点
软 件 结 构化
硬 件 结 构化
层次性 子程序，库
模块
规则性 迭代，共享代码，面向对象
数据通道，模块复用，规则阵列，标准单元
模块性 定义良好的子程序接口
定义良好的模块接口
局部性 局部范围，无总体变量
局部连接，寄存器输入/输出
出块I/O Block和分布于逻辑块行、列之间的可编程互连PI组成。
其特点包括：1)可配置逻辑块灵活的阵列逻辑结构，可以通过编程逻辑单元来确定每个逻辑单元块实现的功能。
2)I/O功能可定义，即用户可通过编程选择输入/输出电路的功能与形式。
3)互连资源可编程，LCA内部逻辑块之间 、内部逻辑块与I/O单元之间的互连资源都可通过程序控制，
功能的不同把父模块分解为一系列的子模块；另一方面体现在物理分割上，即将父模块在物理上划
分成若干个子模块。
设计的模块性：强调一个模块应具有明确定义的功能及与其它模块良好的接口。
设计的规则性：将设计分解成许多的子模块，反而会增加设计的复杂性，这时必须加以规则性作为指导。
设计的局部性：一是指通过定义具有良好特性的模块接口，使得模块的内部信号对其外部接口变的不重
电路成为组合逻辑电路，且只存在于一个寄存器链的输入端和另一个寄存器链的输出端之间。
能提供较高质量的测试码，使测试设计过程自动化，全面缩短测试时间。
内建自测试：BIST(Built-in Self-Test)在集成电路芯片内部增加产生测试码和对测试结果进行分析的电路，在外部命
令下进行自我测试。
有四种工作方式，常用于储存器测试
Chap 4 交叠：由反相器生成两相时钟时，由于延迟的影响，会引起时钟的交叠。 用NOR门交叉而成SR锁存器可以生成不交叠的两相时钟。 双相时钟MOS存储器电路：动态存储电路应用广泛，原因是所需晶体管数比静态存储电路少。但由于反相漏电 流 的影响，存储的电荷在一定时间(μs级)后会泄露，因此，需要定时充电。 动态存储电路有NMOS和CMOS两种。CMOS电路较NMOS要复杂。 时钟CMOS逻辑：将逻辑值的动态存储技术与门电路结构相结合的产物。
Chap 3 数字电路的延迟时间由两个部分组成： 门级延迟：信号从逻辑门的输入到输出的延迟时间，是基本元件的重要参数。 连线延迟：由集成电路内部门与门之间的分布参数引起的延时。 特征尺寸减小时，逻辑门的延时减少，连线延迟所占的比重加大。在亚微米工艺下，连线延迟占据主 要 地 位 。 影响信号传输延迟的因素：扇出、连线电容、外部大电容负载 解决长时钟线延迟：加缓冲器，加宽时钟线，同时让时钟线布线从芯片上边界的中点开始。 CMOS电路功耗：静态功耗—由反向漏电流造成的功耗。 动态功耗—由CMOS开关的瞬态电流和负载电容的充放电所造成的功耗。 短路功耗—由“0”到“1”翻转过程中的短路电流引起的功耗 降低功耗的方法有多种：1.通过使用互补逻辑门可以减小静态功耗。 2.选用最小尺寸的器件来降低静态功耗。 3.降低电源电压VDD、减小开关电容CL和时钟频率f可以降低动态功耗。 4.低功耗系统的电源电压通常选为1.5V~3.3V。 5.采用手工布图的方式来减小连线电容。 6.使工作在高频的电路数量尽量少。
边界扫描测试：JTAG法，基本原理是在器件内部定义一个测试访问口TAP(Test Access Port)通过专用的JTAG测试工 具对内部节点进行测试。JTAG测试允许多个器件通过JTAG接口串联在一起，形成一个JTAG链，实
现对各个器件分别测试，是目前最流行的DFT(Design For Test)技术之一。
因而其布线灵活。
4)可对编程后的电路进行100%的测试。
5)采用内部SRAM存放编程数据，而不是用熔丝或浮栅CMOS。
Chap 6
全定制电路的结构化设计：目的是减少整个系统设计的复杂性。
设计的层次性：层次化设计就是将一个模块分成子模块，然后再分别将子模块分为更小的模块，直到
子模块的复杂性达到合适的程度为止。层次性设计可以体现在两个方面，一是体现在功能上，即按