移位寄存器的设计与实现
摘要：系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然后进行编程，时序仿真等。软件基于VHDL语言实现了本设计的控制功能。本设计根据移位寄存器的功能设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。整个设计过程简单，使用方便。功能齐全，精度高，具有一定的开发价值。
关键词：EDA；VHDL；移位寄存器
目录
1 引言 (1)
1.1课程设计的目的 (1)
1.2 课程设计的内容 (1)
2 EDA、VHDL简介 (2)
2.1 EDA简介 (2)
2.2VHDL (2)
2.2.3 VHDL的设计流程 (3)
3 移位寄存器设计过程 (4)
3.1设计规划 (4)
3.2 各模块工作原理及设计 (4)
3.2.1移位寄存器的工作原理 (4)
3.2.2双向移位寄存器的设计 (4)
3.2.3串入串出（SISO）移位寄存器的设计 (5)
3.2.3串入并出（SIPO）移位寄存器的设计 (7)
4 系统仿真 (8)
4.1双向移位寄存器仿真图分析 (8)
4.2串入串出（SISO）移位寄存器仿真图分析 (8)
4.3串入并出（SIPO）移位寄存器仿真图分析 (8)
结束语 (10)
致谢 (11)
参考文献 (12)
1 引言
随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，移位寄存器作为计算机的一个重要部件，从先前的只能做简单的左移或右移功能的寄存器到现在广泛应用的具有寄存代码、实现数据的串行-并行转换、数据运算和数据处理功能的移位寄存器。移位寄存器正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于超高速硬件描述语言VHDL对移位寄存器进行编程实现。
近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务；（2）硬件电路与软件设计过程已高度渗透；（3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言HDL的运用；（4）数字系统的芯片化实现手段已成主流。因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。
1.1课程设计的目的
在计算机中常要求寄存器有移位功能。如在进行乘法时，要求将部分积右移；在将并行传送的数转换成串行数时也需要移位。因此，移位寄存器的设计是必要的。
本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识，通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术，并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合计算机组成原理中的相关知识理论联系实际，掌握所学的课程知识。通过对移位寄存器的设计，巩固和综合运用所学知识，提高对计算机组成原理的理解。
1.2 课程设计的内容
本课程设计是关于移位寄存器的设计，它不仅具有存储代码的功能，而且还有左移、右移、并行输入及保持等功能。本设计根据功能的不同，设计了三种移位寄存器。
( 1 ) 双向移位寄存器。
( 2 ) 串入串出(SISO)移位寄存器。
( 3 ) 串入并出(SIPO)移位寄存器。
2 EDA、VHDL简介
2.1 EDA简介
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可*性，减轻了设计者的劳动强度。
2.2VHDL
2.2.1 VHDL的简介
VHDL(Very-High-Speed Integrated Circuit HardwareDescription Language)，翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。诞生于1982年。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA 公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL 的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL 于Verilog语言将承担起大部分的数字系统设计任务。
2.2.2 VHDL语言的特点
（1）与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
（2）VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
（3）VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
（4）对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
（5）VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
2.2.3 VHDL的设计流程
1.设计规范的定义
明确设计的目的，进行设计的总体规划。分析设计要求，以及自己要达到的设计目的和目标。
2. 采用VHDL进行设计描述
这部分包括设计规划和程序的编写。设计规划主要包括设计方式的选择及是否进行模块划分。设计方式一般包括直接设计，自顶向下和自底向下设计。
3. VHDL程序仿真
对于某些人而言，仿真这一步似乎是可有可无的。但是对于一个可靠的设计而言，任何设计最好都进行仿真，以保证设计的可靠性。另外，对于作为一个独立的设计项目而言，仿真文件的提供足可以证明你设计的完整性。
4. 综合、优化和布局布线
综合指的是将设计描述转化成底层电路的表示形式，其结果是一个网表或者是一组逻辑方程；优化，这个主要是为了提高程序的执行效率及减少资源的利用；布局布线，指的是将逻辑关系转化成电路连接的方式。
5．仿真
这一步主要是为了确定你的设计在经过布局布线之后，是不是还满足你的设计要求。
3 移位寄存器设计过程
3.1设计规划
本设计是基于VHDL语言设计的移位寄存器，由于移位寄存器是计算机中非常重要的部件，所以本设计采用了不同的方法来实现寄存器的移位功能，具体设计的移位寄存器有：双向移位寄存器、串入串出（SISO）移位寄存器、串入并出（SIPO）移位寄存器。由于涉及内容比较基础，所以设计比较简单。
3.2 各模块工作原理及设计
3.2.1移位寄存器的工作原理
用VHDL语言描述任意分频数的分频器,并实现占空比任意设置.每当系统时钟上升沿到来时,计数器就加计数一位(可任意设置为N位),当计数值到达预定值时就对分频时钟翻转.这样就会得到一个连续的时钟脉冲.
当移位信号到来时,移位寄存器就对存储的二进制进行移位操作.移位寄存方式可自行设置(可左移,右移,一位移,多位移位寄存)。
3.2.2双向移位寄存器的设计
电路符号：双向移位寄存器工作原理框图。如图3.1所示。
图3.1 双向移位寄存器原理框图
双向移位寄存器由VHDL程序实现，下面是其中的一段VHDL代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity tdirreg is
port (clk: in std_logic;
din: in std_logic;
dir : in std_logic;
op_l: out std_logic;
op_r: out std_logic);
end tdirreg;
architecture a of tdirreg is
signal q: std_logic_vector(7 downto 0);
begin
process(clk)
begin
if clk'event and clk= '1'then
if dir = '0' then
q(0) <= din;
for i in 1 to 7 loop
q(i) <= q(i-1);
end loop ;
else
q(7) <= din;
for i in 7 downto 1 loop
q(i-1) <=q(i);
end loop ;
end if;
end if;
end process ;
op_l <= q(7);
op_r <= q(0);
end a;
3.2.3串入串出（SISO）移位寄存器的设计
电路符号：串入串出（SISO）移位寄存器工作原理框图。如图3.2所示。
图3.2 串入串出（SISO）移位寄存器图元符号
串入串出（SISO）移位寄存器由VHDL程序实现。下面是其中的部分代码：library ieee;
use ieee.std_logic_1164.all;
entity siso is
port(data_in : in std_logic;
clk : in std_logic;
data_out : out std_logic);
end siso;
architecture a of siso is
signal q : std_logic_vector(3 downto 0);
begin
process(clk)
begin
if clk 'event and clk = '1' then
q(0)<=data_in;
for i in 1 to 3 loop
q(i)<=q(i-1);
end loop;
end if;
end process;
data_out<=q(3);
end a;
3.2.3串入并出（SIPO）移位寄存器的设计
电路符号：串入并出（SIPO）移位寄存器工作原理框图。如图3.3所示。
图3.3 串入并出（SIPO）移位寄存器工作框图
串入并出（SIPO）移位寄存器由VHDL程序实现。下面是其中的部分代码：library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity sipo is
port(d_in : in std_logic;
clk : in std_logic;
d_out : out std_logic_vector(3 downto 0));
end sipo;
architecture a of sipo is
signal q : std_logic_vector(3 downto 0);
begin
process(clk)
begin
if clk 'event and clk = '1' then
q(0)<=d_in;
for i in 1 to 3 loop
q(i)<=q(i-1);
end loop;
end if;
end process;
d_out<=q;
end a;
4 系统仿真
4.1双向移位寄存器仿真图分析
双向移位寄存器的仿真图，如图4.1所示。
图 4.1 双向移位寄存器仿真图
对其仿真图进行仿真分析：dir为一个控制信号，clk为时钟控制信号，din为输入信号，表示要存入的数据，op_r表示右移（从高位到低位）后得到的结果，op_l表示左移（从低位到高位）后得到的结果。如图所示：当dir为0时，op_r输出的是右移的结果，遇到一个clk的下降沿时，输入数据右移一位。op_l输出的是左移的结果，遇到一个clk的下降沿时，输入数据左移一位。当dir为1时，op_r与op_l与上述相反。
4.2串入串出（SISO）移位寄存器仿真图分析
串入串出（SISO）移位寄存器的仿真图，如图4.2所示。
图4.2串入串出（SISO）移位寄存器的仿真图
对其仿真图进行仿真分析：clk为时钟控制信号，data_in为输入信号，表示要存入的数据。data_out为输出信号，表示输出的数据。如图所示：当data_in串行输入数据时，遇到一个时钟信号clk,输入数据向右移位，并串行输出数据。
4.3串入并出（SIPO）移位寄存器仿真图分析
串入并出（SIPO）移位寄存器的仿真图，如图4.3所示。
图4.3 串入并出（SIPO）移位寄存器仿真图
对其仿真图进行仿真分析：clk为时钟控制信号，d_in为串行输入信号，d_out为四位并行输出信号，串行输入信号四位为一组，该信号一位一位的按顺序存入寄存器。如图所示：当串行输入四位数据时，输出一次性并行输出。
经过了两周的学习和工作，我终于完成了移位寄存器的设计和实现及相关论文。从开始接到课程设计题目到系统的实现，再到论文文章的完成，每走一步对我来说都是新的尝试与挑战，这也是我在大学期间独立完成的一项比较大的项目。在这段时间里，我学到了很多知识也有很多感受，从课程设计，EDA，VHDL等相关知识很不了解的状态，我开始了独立的学习和试验，查看相关的资料和书籍，让自己头脑中模糊的概念逐渐清晰，使自己非常稚嫩作品一步步完善起来，每一次改进都是我学习的收获，每一次试验的成功都会让我兴奋好一段时间。
虽然我的论文作品不是很成熟，还有很多不足之处，但我可以自豪的说，这里面的每一段代码，都有我的劳动。当看着自己的程序，自己成天相伴的系统能够健康的运行，真是莫大的幸福和欣慰。我相信其中的酸甜苦辣最终都会化为甜美的甘泉。
这次做论文的经历也会使我受益匪浅，我感受到做论文是要真真正正用心去做的一件事情，是真正的自己学习的过程和研究的过程，没有学习就不可能有研究的能力，没有自己的研究，就不会有所突破，那也就不叫论文了。希望这次的经历能让我在以后学习中激励我继续进步。
本设计在肖晓丽老师的悉心指导和严格要求下业已完成，从课题选择、方案论证到具体设计和调试，无不凝聚着肖老师的心血和汗水，由于肖老师是我们操作系统的老师，大家都认识，所以在课程设计过程中始终感受着阳老师的精心指导和无私的关怀，我受益匪浅。在此向肖晓丽老师表示深深的感谢和崇高的敬意。
不积跬步何以至千里，本设计能够顺利的完成，也归功于肖老师的认真负责，使我能够很好的掌握和运用专业知识，并在设计中得以体现。正是有了她的悉心帮助和支持，才使我的课程设计工作顺利完成。
参考文献
[1]潘松.VHDL实用教程[M].成都:电子科技大学出版社,2000
[2] 侯伯亨,顾新.VHDL硬件描述语言及数字逻辑电路设计.西安:西安电子科技大出版社,2003
[3] 甘登岱.EDA培训教程.北京:机械工业出版社,2005
[4] Jayaram.Bhaker.VHDL教程.北京:机械工业出版社,2006
附录程序名:tdirreg.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity tdirreg is
port (clk: in std_logic;
din: in std_logic;
dir : in std_logic;
op_l: out std_logic;
op_r: out std_logic);
end tdirreg;
architecture a of tdirreg is
signal q: std_logic_vector(7 downto 0);
begin
process(clk)
begin
if clk'event and clk= '1'then
if dir = '0' then
q(0) <= din;
for i in 1 to 7 loop
q(i) <= q(i-1);
end loop ;
else
q(7) <= din;
for i in 7 downto 1 loop
q(i-1) <=q(i);
end loop ;
end if;
end if;
end process ;
op_l <= q(7);
op_r <= q(0);
end a;
程序名：siso.vhd
library ieee;
use ieee.std_logic_1164.all;
entity siso is
port(data_in : in std_logic;
clk : in std_logic;
data_out : out std_logic);
end siso;
architecture a of siso is
signal q : std_logic_vector(3 downto 0);
begin
process(clk)
begin
if clk 'event and clk = '1' then
q(0)<=data_in;
for i in 1 to 3 loop
q(i)<=q(i-1);
end loop;
end if;
end process;
data_out<=q(3);
end a;
程序名：siso.vhd
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity sipo is
port(d_in : in std_logic;
clk : in std_logic;
d_out : out std_logic_vector(3 downto 0)); end sipo;
architecture a of sipo is
signal q : std_logic_vector(3 downto 0); begin
process(clk)
begin
if clk 'event and clk = '1' then
q(0)<=d_in;
for i in 1 to 3 loop
q(i)<=q(i-1);
end loop;
end if;
end process;
d_out<=q;
end a;
实验四 一、实验名称 32位并进/并出移位寄存器设计 二、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。 三、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路； 3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 四、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jicun IS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END jicun; ARCHITECTURE behav OF jicun IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN
PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS WHEN "001"=> REG(0)<=CO; ---带进位循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0);CY<=REG(7); WHEN "010" => REG(0)<=REG(7); ---自循环左移 REG(7 DOWNTO 1)<= REG(6 DOWNTO 0); WHEN "011"=>REG(7)<=REG(0); ---自循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1); WHEN "100" =>REG(7)<=CO; ---带进位循环右移 REG(6 DOWNTO 0)<=REG(7 DOWNTO 1);CY<=REG(0); WHEN "101" =>REG(7 DOWNTO 0)<=D(7 DOWNTO 0); --加载待移数 WHEN OTHERS=>REG<=REG;CY<=CY;--保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0)<=REG(7 DOWNTO 0);CN<=CY; END behav; 2、锁存器程序 library ieee ; use ieee.std_logic_1164.all ; entity suocun is port(d : in std_logic_vector(7 downto 0) ; q: out std_logic_vector(7 downto 0); clk : in std_logic ); end suocun ; architecture one of suocun is signal q1: std_logic_vector(7 downto 0);
8位移位寄存器的电路设计与版图实现 摘要 电子设计自动化，缩写为EDA，主要是以计算机为主要工具，而Tanner EDA则是一种在计算机windows平台上完成集成电路设计的一种软件，基本包括S-Edit，T-Spice，W-Edit，L-Edit与LVS等子软件，其S-Edit以及L-Edit为常用软件，前者主要实现电路设计，后者主要针对的是已知电路的版图绘制，而T-Spice主要可实现电路图及版图的仿真，可以用Tanner EDA实现电路的设计布局以及版图实现等一系列完整过程。本文用Tanner EDA工具主要设计的是8位移位寄存器，移位寄存器主要是用来实现数据的并行和串行之间的转换以及对数据进行运算或专业处理的工具，主要结构构成是触发器，触发器是具有储存功能的，可以用来储存多进制代码，一般N 位寄存器就是由N个触发器构成，移位寄存器工作原理主要是数据在其脉冲的作用下实现左移或者右移的效果，输入输出的方式表现为串行及并行自由组合，本设计就是在Tanner EDA的软件平台上进行对8位移位寄存器的电路设计仿真，再根据电路图在专门的L-Edit 平台上完成此电路的版图实现，直至完成的结果和预期结果保持一致。 关键词：Tanner EDA；L-Edit；移位寄存器，S-Edit
8 bits shift register circuit design and layout Abstract Electronic design automation,referred to as EDA,it is based on computers as the main tool,and Tanner EDA is a kind of software that complete the integrated circuit design on Windows platforms.Its Sub-Softwares include S-Edit，T-Spice，W-Edit，L-Edit and LVS and so on.S-Edit and L-Edit are commonly used software,S-Edit is primarily designed to achieve circuit,the latter is aimed primarily known circuit layout drawing,T-Spice can achieve schematic and layout simulation.We can achieve layout of the circuit design and a series of complete process layout used Tanner EDA tools.In this paper, Tanner EDA tools are mainly designed an 8-bit shift register.The shift register is mainly used for data conversion between parallel and serial, and the data processing tool operation or professional,its main structure is the trigger composition,flip-flop is a storage function,it can be used to store more hexadecimal code,In general N-bits register is composed of N trigger.Working principle of the shift register data under the action of the pulse, mainly the effect of the shift to the left or right,input and output of the way of serial and parallel free combination.This design is in Tanner on the EDA software platform to 8 bits shift register circuit design and simulation,then according to the circuit diagram on special L - Edit platform to complete the circuit layout implementation,until the finish is consistent with the results and expected results. Keywords：Tanner EDA；L-Edit；Shift register，S-Edit
《EDA课程设计》 32位并进并出移位寄存器设计 学院：物理电气信息学院 专业：通信工程 姓名：杨小花 学号：12010245315 指导老师：杨泽林 完成日期：2012.12.11
32位并进并出移位寄存器设计 （杨小花12010245315 通信工程专业） 摘要：EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。随着基于EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。关键字：EDA技术；VHDL语言；移位寄存器 一、实验原理 用一个8位移位寄存器，再增加一些电路，如4个8位锁存器等，设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。8位是CPU设计中常用的移位寄存器模块，是用CASE语句设计的并行输入输出的移位寄存器模块。设计中有四种循环：带进位循环左移，带进位循环右移，自循环左移和自循环右移。其中带进位循环左移的原理是，每一次最高位移出进入输出进位，而最低位是设置的进位输入，带进位循环右移原理是，每一次最低位移出进入输出进位，而最高位是设置的进位输入，子循环左移的原理是，每一次循环，最高位进入到最低位，依次循环，自循环右移原理是，每一次最低位进入到最高位，依次循环。 二、实验步骤 1、建立一个工程项目，设置路径，项目名和顶层实体名一致； 2、设计一个8位移位寄存器电路；
3、设计一个8位锁存器电路； 4、运用元件调用声明语句和元件例化语句完成顶层设计。 三、实验程序 1、八位移位寄存器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFTIS PORT ( CLK,CO: IN STD_LOGIC; --时钟和进位输入 MD : IN STD_LOGIC_VECTOR(2 DOWNTO 0); --移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0); -- 待加载移位的数据 QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); --移位数据输出 CN : OUT STD_LOGIC); --- 进位输出 END SHIFT; ARCHITECTURE behav OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL CY : STD_LOGIC; BEGIN PROCESS(CLK,CO,MD) BEGIN IF CLK'EVENT AND CLK='1' THEN CASE MD IS
移位寄存器及其应用 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、原理说明 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。按代码的移位方向可分为左移、右移和可逆移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同又可分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图8-3-3-1所示。 其中 D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输入 C为直接无条件清零端； 端，S L为左移串行输入端；S1、S0为操作模式控制端；R CP为时钟脉冲输入端。 CC40194有5种不同操作模式：即并行送数寄存，右移(方向由Q0→Q3)，左移（方向由Q3→Q0），保持及清零。 S1、S0和R C端的控制作用如表8-3-3-1。 图8-3-3-1 CC40194的逻辑符号及引脚功能 表8-3-3－1 CC40194功能表
2、移位寄存器应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。本实验研究移位寄存器用作环形计数器和数据的串、并行转换。 (1)环形计数器 把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位， 如图8-3-3-2所示，把输出端 Q3和右移串行输入端S R 相连接，设初始状态Q0Q1Q2Q3＝1000，则在时钟脉冲作用下Q0Q1Q2Q3将依次变为0100→0010→0001→1000→……，如表10－2所示，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。图8-3-3－2 电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。其状态表如表8-3-3-2所示。 表8-3-3－2 环形计数器状态表 图 8-3-3－2 环形计数器 如果将输出Q O与左移串行输入端S L相连接，即可达左移循环移位。 (2)实现数据串、并行转换 ①串行/并行转换器 串行/并行转换是指串行输入的数码，经转换电路之后变换成并行输出。 图8-3-3-3是用二片CC40194（74LS194）四位双向移位寄存器组成的七位串/并行数据转换电路。
第10章移位寄存器 本章大纲 10.1 基本移位寄存器功能 10.2 串行进入／串行输出移位寄存器 10.3 串行进入／并行输出移位寄存器 10.4 并行进入／串行输出移位寄存器 10.5 并行进入/ 并行输出移位寄存器 10.6 双向移位寄存器 10.7 移位寄存器计数器 10.8 移位寄存器应用 10.9 故障检测 10.10 关联标注的逻辑符号 10.11 CPLD简介 10.12 数字系统应用 本章学习目标 ?识别移位寄存器中数据运动的基本方式 ?解释串行进入／串行输出、串行进入／并行输出、并行进入／串行输出和并行进入/并 行输出移位寄存器是怎样运行的 ?描述双向移位寄存器怎样运行 ?确定约翰逊计数器的序列 ?设置环形计数器以产生指定序列 ?从移位寄存器中构建环形计数器 ?使用移位寄存器作为时间延迟设备 ?使用移位寄存器来实现串行到并行数据的变换器 ?实现基本移位寄存器控制的键盘译码器 ?通过用已知的测试模式“运行”系统来对数字系统进行故障检测 ?解释关联标注的ANSI/IEEE标准91-1984移位寄存器 ?描述基本的CPLD ?在系统应用中使用移位寄存器 重要术语 ?寄存器 ?级
?移位 ?载入 ?双向 ?CPLD ?逻辑阵列块(LAB) ?宏单元 简介 移位寄存器是紧密关联于数字计数器的序列逻辑电路的一种类型。寄存器主要用来存 储数字数据并且一般不具有特征内部状态序列，而计数器则具有这样的序列。但是也有例外，我们将在10.7节介绍它们。 在本章中，我们将学习移位寄存器的基本类型并展示几个应用。同时，我们还介绍了一种重要的故障检测方法。本章还介绍了复杂可编程逻辑设备(CPLD)。 固定功能逻辑器件 74HC164 74HC165 74HC174 74HC194 74HC195 可编程逻辑器件 MAX 7000 ·数字系统应用概述 数字系统应用阐释了本章中的概念。我们介绍了一个控制建筑物中警报器的安全进入系统。该系统使用两种类型的寄存器以及前几章所介绍的其他类型的设备。该系统同时还含有一个存储器，其将是第12章数字系统应用的重点。 学习本章内容可访问https://www.doczj.com/doc/829854681.html,/floyd。 10.1 基本移位寄存器功能 移位寄存器由一组触发器组成，在数字系统中涉及数据存储和移位方面的应用中是很 重要的。寄存器和计数器不同，除了一些特别专业的应用之外，都没有特定的状态序列。一般来说，寄存器主要用来存储和移位外部数据源进入其中的数据（1和0），并且一般不具有特征内部状态序列。 学完本节之后，你应当能够 ?解释触发器怎样存储一个数据位 ?定义移位寄存器的存储容量 ?定义寄存器的移位能力 □寄存器可以由一个或者多个用以存储和移位数据的触发器组成。 寄存器是一种具有两种基本功能的数字电路：数据存储和数据移动。寄存器的存储能
第三章习题参考答案 1．画出以1)(2 4 6 +++=x x x x f 为联接多项式的线性移位寄存器逻辑框图，及其对应的状态图。 解：由1)(2 46+++=x x x x f ，得反馈函数为531621),,,(x x x x x x f ++=Λ，故 （1）逻辑框图： （2）状态图： 状态圈-1： 状态圈-2： 状态圈-3： 状态圈-4： 状态圈-5： 状态圈-6： 状态圈-7： 状态圈-8：
状态圈-9： 状态圈-10： 状态圈-11： 状态圈-12： 2．已知图3-2所示的7级线性反馈移位寄存器： 图3-2 （1）绘出该移位寄存器的线性递推式，联接多项式及特征多项式。 （2）给出状态转移矩阵。 （3）设初态为（1 1 1 1 1 1 1），给出输出序列a 。 解：(1)由逻辑框图得，递推式为： k k k k a a a a ++=+++357 ()0≥k 。 联接多项式为：7 4 2 1)(x x x x f +++=。 特征多项式为：7531)(~ x x x x f +++=
（2）状态转移矩阵：? ? ???? ? ?? ? ? ??0100000 101000000010001000100 000001000000011000000。 （3）输出序列：)111111111(ΛΛ=- a 。 3．设5级线性反馈移位寄存器的联接多项式为1)(2 5 ++=x x x f ，初态为（10101）。求输出序列a 。 解：由联接多项式得，反馈函数为：41521),,,(x x x x x f +=Λ。故以)10101(为初态的状态转移图为： 10101 01010001010001000001100000100000100100100100110100110100110100110100111100111100111101111101111001110001110001110000110010110110111110101110101110101110101→→→→→→→→→→→→→→→→→→→→→→→→→→→→→→→ 由此可得，输出序列为：=a 44444443444444421一个周期 0110100100000011111001010111011…。 4．证明：n 级线性反馈移位寄存器的状态转移变换是n 维线性空间n F 2上的线性变换。 证明：设f T 为n 级线性移位寄存器的状态转移变换，对n F 2,∈?βα，令),,,(110-=n a a a Λα， ),,,(110-=n b b b Λβ，有： ),,,(),,,()(121110∑=--==n i i n i n f f a c a a a a a T T ΛΛα， ),,,(),,,()(1 21110∑=--==n i i n i n f f b c b b b b b T T ΛΛβ。 ) ()() ,,,(),,,() )(,,,() ,,,()(1 211 2112211111100βαβαf f i n n i i i n n i i n i i n i n i n n f f T T b c b b a c a a b a c b a b a b a b a b a T T +=+=+++=+++=+-=-==----∑∑∑ΛΛΛΛ 对 2F k ∈?， ))((),,,(),,,()(1 21110ααf i n n i i n f f T k a c k ka ka ka ka ka T k T ===-=-∑ΛΛ。 故n 级线性反馈移位寄存器的状态转移变换是n 为线性空间n F 2上的线性变换。
河南科技大学 课程设计说明书 课程名称 EDA技术与应用 题目移位寄存器的设计与实现 学院 班级 学生姓名 指导教师 日期
EDA技术课程设计任务书 班级：姓名：学号： 设计题目：移位寄存器的设计与实现 一、设计目的 进一步巩固理论知识，培养所学理论知识在实际中的应用能力；掌握EDA设计的一般方法；熟悉一种EDA软件，掌握一般EDA系统的调试方法；利用EDA软件设计一个电子技术综合问题，培养VHDL编程、书写技术报告的能力。为以后进行工程实际问题的研究打下设计基础。 二、设计任务 根据计算机组成原理中移位寄存器的相关知识，利用VHDL语言设计了三种不同的寄存器：双向移位寄存器、串入串出(SISO)移位寄存器、串入并出(SIPO)移位寄存器。 三、设计要求 （1）通过对相应文献的收集、分析以及总结，给出相应课题的背景、意义及现状研究分析。 （2）通过课题设计，掌握计算机组成原理的分析方法和设计方法。 （3）学习按要求编写课程设计报告书，能正确阐述设计和实验结果。 （4）学生应抱着严谨认真的态度积极投入到课程设计过程中，认真查阅相应文献以及实现，给出个人分析、设计以及实现。 四、设计时间安排 查找相关资料（1天）、设计并绘制系统原理图（2天）、编写VHDL程序（2天）、调试（2天）、编写设计报告（2天）和答辩（1天）。 五、主要参考文献 [1] 江国强编著. EDA技术与实用(第三版). 北京：电子工业出版社，2011. [2] 曹昕燕，周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.5 [3] 阎石主编.数字电子技术基础.北京：高等教育出版社，2003. [4] Mark Zwolinski. Digital System Design with VHDL.北京：电子工业出版社，2008 [5] Alan B. Marcovitz Introduction to logic Design.北京：电子工业出版社，2003 指导教师签字：年月日
双向移位寄存器 摘要：系统使用EDA技术设计了具有移位功能的寄存器，采用硬件描述语言VHDL进行设计，然 后进行编程，时序仿真。软件基于Verilog语言实现了双向32位移位寄存器的控制功能。通过本设 计熟悉QuartusII环境下的硬件描述操作流程，掌握基本的Verilog语法与编写风格。 关键字：EDA;Verilog;32位双向移位寄存器 1.引言 随着社会的发展，科学技术也在不断的进步。特别是计算机产业，可以说是日新月异，移位寄存器作为计算机的一个重要部件，从先前的只能做简单的左移或右移功能的寄存器到现在广泛应用的具有寄存代码、实现数据的串行-并行转换、数据运算和数据处理功能的移位寄存器。近年来，集成电路和计算机应用得到了高速发展，现代电子设计技术已迈入一个崭新的阶段，具体表现在：（1）电子器件及其技术的发展将更多地趋向于为EDA服务； （2）硬件电路与软件设计过程已高度渗透； （3）电子设计技术将归结为更加标准、规范的EDA工具和硬件描述语言HDL的运用； （4）数字系统的芯片化实现手段已成主流。 因此利用计算机和大规模复杂可编程逻辑器件进行现代电子系统设计已成为电子工程类技术人员必不可少的基本技能之一。 移位寄存器正在向着功能强，体积小，重量轻等方向不断发展，本设计主要介绍的是一个基于超高速硬件描述语言VHDL对32位双向移位寄存器进行编程实现。 2.课程设计的目的 在计算机中常要求寄存器有移位功能。如在进行乘法时，要求将部分积右移；在将并行传送的数转换成串行数时也需要移位。因此，移位寄存器的设计是必要的。 本次设计的目的就是利用计算机组成原理中移位寄存器的相关知识，通过课程设计更加深入的了解移位寄存器的功能。了解EDA技术，并掌握VHDL硬件描述语言的设计方法和思想，通过学习的VHDL语言结合计算机组成原理中的相关知识理论联系实际，掌握所学的课程知识。通过对移位寄存器的设计，巩固和综合运用所学知识，提高对计算机组成原理的理解。 3.课程设计的内容 本课程设计是带有32位双向移位寄存器。CLK是移位时钟信号，load是并行数据预置使能信号，QB是串行输出端口。此移位寄存器的工作方式是：当CLK的上升沿到来时过程被启动，如果这时预置使能load为低电平，LEFT_RIGHT为低电平，循环右移；如果预置使能load为低电平，LEFT_RIGHT 为高电平，循环左移。 4 Verilog HDL介绍 4.1Verilog语言的特点
8 位串入、并出移位寄存器 1. 概述 74HC164、74HCT164 是高速硅门 CMOS 器件，与低功耗肖特基型 TTL (LSTTL) 器件的引脚兼容。74HC164、74HCT164 是 8 位边沿触发式移位寄存器，串行输入数据，然后并行输出。数据通过两个输入端（DSA 或 DSB）之一串行输入；任一输入端可以用作高电平使能端，控制另一输入端的数据输入。两个输入端或者连接在一起，或者把不用的输入端接高电平，一定不要悬空。 时钟 (CP) 每次由低变高时，数据右移一位，输入到 Q0， Q0 是两个数据输入端（D SA 和 DSB）的逻辑与，它将上升时钟沿之前保持一个建立时间的长度。 主复位 (MR) 输入端上的一个低电平将使其它所有输入端都无效，同时非同步地清除寄存器，强制所有的输出为低电平。 2. 特性 ?门控串行数据输入 ?异步中央复位 ?符合JEDEC 标准no. 7A ?静电放电(ESD) 保护： ·HBM EIA/JESD22-A114-B 超过2000 V ·MM EIA/JESD22-A115-A 超过200 V 。 ?多种封装形式 ?额定从-40 °C 至+85 °C 和-40 °C 至+125 °C 。 3. 功能图 图 1. 逻辑符号
图 2. IEC 逻辑符号 图 3. 逻辑图 图 4. 功能图 4. 引脚信息
图 5. DIP14、SO14、SSOP14 和 TSSOP14 封装的引脚配置 引脚说明 74HC164中文资料(功能,真值表,引脚图及电气参数介绍) SN54HC164,/SN74HC164是8位移位寄存器，当其中一个（或二个）选通串行输入端的低电平禁止进入新数据，并把第一个触发器在下一个时钟脉冲来后复位到低电平时，门控串行输入端（A 和B）可完全控制输入数据。一个高电平输入后就使另一个输入端赋能，这个输入就决定了第一个触发器的状态。虽然不管时钟处于高电平或低电平时，串行输入端的数据都可以被改变，但只有满足建立条件的信息才能被输入。时钟控制发生在时钟输入由低电平到高电平的跃变上。为了减小传输线效应，所有输入端均采用二极管钳位。 https://www.doczj.com/doc/829854681.html,/info/cmos/0083928.html H=高电平（稳定态）L=低电平（稳定态）×=不定↑=从低电平转换到高电平 QA0…QH0=在稳定态输入条件建立前QA…QH 的相应电平 QAn…QHn=在最近的时钟输入条件（↑）建立前QA…QH 的相应电平，表示移位一位
目录 摘要 (1) 1 多功能双向移位寄存器 (2) 1.1 基本工作原理 (2) 1.2 基本实现方案 (2) 2 电路图设计 (4) 2.1 电路结构 (4) 2.2 真值表 (4) 3 Verilog描述8位双向移位寄存器 (6) 4 程序仿真 (8) 5 总结 (10) 参考文献 (11)
摘要 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中，使用硬件描述语言Verilog，在EDA工具QuartussII中，设计8位双向移位寄存器硬件电路，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。 关键字：Verilog QuartusII 移位寄存器
8位双向移位寄存器电路设计 1 多功能双向移位寄存器 1.1 基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并行/串行的转换、数值运算以及其他数据处理功能。在本设计中定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品 又附加了并行输入、并行输出等功能。如图1所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方 案。图中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来源。当100S S ==时，选择该触发器本身输出的m Q ， 次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时，m FF 存入1m FF -此前的逻辑值，即 1m 1n n m Q Q +-=，而1m +1n n m Q Q +=， 从而实现右移功能；类似地，当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入数据m DI ，其次 态1 n m m Q DI +=，从而完成并行数据的置入功能。上述四种操作概述于表1，此外，
8位数码扫描显示电路设计 一、实验目的 学习硬件扫描显示电路的设计； 二、实验原理 动态数码扫描显示方式是利用了人眼的视觉暂留效应，把八个数码管按一定顺序进行点亮，当点亮的频率不大时，我们看到的是数码管一个个的点亮，然而，当点亮频率足够大时，我们看到的不再是一个一个的点亮，而是全部同时显示，与传统方式得到的视觉效果完全一样。因此我们只要给数码管这样一个扫描频率，那么就可以实现两个以上的数码管同时点亮。而这个频率我们可以通过一个计数器来产生，只要计数频率足够大，就可以实现我们的要求。事实上，因为数码管点亮不是瞬间就可以的，它也需要一定的时间，该时间与数码管的选择有关系。为了折中这一对矛盾，实验中一般可将计数频率选择在100Hz左右。 图示8位数码扫描显示电路，其中每个数码管的8 个段：h、g、f、e、d、c、b、a（h 是小数点）都分别连在一起，8 个数码管分别由8 个选通信号k1、k2、… k8 来选择。被选通的数码管显示数据，其余关闭。如在某一时刻，k3 为高电平，其余选通信号为低电平，这时仅k3 对应的数码管显示来自段信号端的数据，而其它7 个数码管呈现关闭状态。根据这种电路状况，如果希望在8 个数码管显示希望的数据，就必须使得8 个选通信号k1、k2、… k8 分别被单独选通，并在此同时，在段信号输入口加上希望在该对应数码管上显示的数据，于是随着选通信号的扫变，就能实现扫描显示的目的。 实验参考扫描显示程序中clk 是扫描时钟；SG 为7 段控制信号，由高位至低位分别接g、f、e、d、c、b、a 7个段；BT 是位选控制信号，接图5-2 中的8 个选通信号：k1、k2、… k8 。程序中CNT8 是一个3 位计数器，作扫描计数信号，由进程P2 生成；进程P3 是7 段译码查表输出程序，进程P1 是对8 个数码管选通的扫描程序，例如当CNT8 等于
实验六移位寄存器的设计 一、实验目的 1、掌握中规模4位双向移位寄存器逻辑功能及使用方法。 2、熟悉移位寄存器的应用—实现数据的串行、并行转换和构成环形计数器。 二、实验预习要求 1、复习有关寄存器及串行、并行转换器有关内容。 2、查阅CC40194、CC4011及CC4068 逻辑线路。熟悉其逻辑功能及引脚排列。 3、在对CC40194进行送数后，若要使输出端改成另外的数码，是否一定要使寄存器清零？ 4、使寄存器清零，除采用R C输入低电平外，可否采用右移或左移的方法？可否使用并行送数法？若可行，如何进行操作？ 5、若进行循环左移，图6－4接线应如何改接？ 6、画出用两片CC40194构成的七位左移串 /并行转换器线路。 7、画出用两片CC40194构成的七位左移并 /串行转换器线路。 三、实验设备及器件 1、＋5V直流电源 2、单次脉冲源 3、逻辑电平开关 4、逻辑电平显示器 5、CC40194×2（74LS194）CC4011(74LS00) CC4068(74LS30) 四、设计方法与参考资料 1、移位寄存器是一个具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。既能左移又能右移的称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位要求。根据移位寄存器存取信息的方式不同分为：串入串出、串入并出、并入串出、并入并出四种形式。 本实验选用的4位双向通用移位寄存器，型号为CC40194或74LS194，两者功能相同，可互换使用，其逻辑符号及引脚排列如图6－1所示。 其中D0、D1、D2、D3为并行输入端；Q0、Q1、Q2、Q3为并行输出端；S R为右移串行输 C为直接无条件清零端； 入端，S L为左移串行输入端；S1、S0为操作模式控制端；R
目录 1多功能双向移位寄存器 (1) 1.1基本工作原理 (1) 1.2 基本实现方案 (1) 2电路图设计 (2) 2.1 电路结构 (2) 2.2真值表 (3) 3移位寄存器的Verilog建模 (3) 3.1Verilog建模基础 (4) 3.2 8位双向移位寄存器Verilog描述 (5) 4程序仿真 (6) 5心得体会 (8) 参考文献 (10) 附录 (11)
摘要 使用硬件描述语言Verilog，在EDA工具QuartussII中，对8位双向移位寄存器进行行为级描述，根据设计语言进行功能时序仿真，验证设计的正确性与可行性。通过本基本设计熟悉QuartusII环境下的硬件描述操作流程，掌握基本的Verilog语法与编写风格。 关键字：Verilog QuartusII 移位寄存器
设计8位双向移位寄存器电路 1多功能双向移位寄存器 1.1基本工作原理 移位寄存器是基本的同步时序电路，基本的移位寄存器可以实现数据的串行/并行或并 行/串行的转换、数值运算以及其他数据处理功能。但有时候需要对移位寄存器的数据流向加以控制，实现数据的双向移动，其中一个方向称为右移，另一个方向称为左移，这种移位寄存器就称为双向移位寄存器。 根据国家标准规定，逻辑图中的最低有效位(LSB)到最高有效位(MSB)的电路排列顺序应 从上到下，从左到右。因此定义移位寄存器中的数据从低位触发器移向高位为右移，移向低位为左移。 为了扩展逻辑功能和增加使用的灵活性，某些双向移位寄存器集成电路产品又附加了 并行输入、并行输出等功能。下图所示是上述几种工作模式的简化示意图。 并行输入 并行输出 右移串行输入（D IR 左移串行输出（D OL 右移串行输出（D OR ） D IL ） 0123 图1-1 多功能移位寄存器工作模式简图 1.2 基本实现方案 图1-2所示是实现数据保持、右移、左移、并行置入和并行输出的一种电路方案。图 中的D 触发器m FF 是N 为移位寄存器中的第m 位触发器，在其数据输入端插入了一个4选1数据选择器m MUX ，用2位编码输入10S S 、控制m MUX ，来选择触发器输入信号m D 的来 源。当100S S ==时，选择该触发器本身输出的m Q ，次态为1m n n m m Q D Q +==，使触发器保持状态不变；当100,1S S ==时，触发器1m FF -的输出1m Q -被选中，故CP 脉冲上升沿到来时， m FF 存入1m FF -此前的逻辑值，即1m 1n n m Q Q +-=，而1m+1n n m Q Q +=，从而实现右移功能；类似地， 当101,0S S ==时，m MUX 选择1m Q +，实现左移功能；而当101S S ==时，则选中并行输入
74HC595 74HC595 74HC595是硅结构的CMOS器件，兼容低电压TTL电路，遵守JEDEC标准。74HC595是具有8位移位寄存器和一个存储器，三态输出功能。移位寄存器和存储器是分别的时钟。数据在SHcp的上升沿输入，在STcp的上升沿进入的存储寄存器中去。如果两个时钟连在一起，则移位寄存器总是比存储寄存器早一个脉冲。移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 8位串行输入/输出或者并行输出移位寄存器，具有高阻关断状态。三态。 特点 8位串行输入 /8位串行或并行输出存储状态寄存器，三种状态 输出寄存器可以直接清除 100MHz的移位频率 输出能力 并行输出，总线驱动；串行输出；标准中等规模集成电路 595移位寄存器有一个串行移位输入（Ds），和一个串行输出（Q7’）,和一个异步的低电平复位，存储寄存器有一个并行8位的，具备三态的总线输出，当使能OE时（为低电平），存储寄存器的数据输出到总线。 参考数据
CPD决定动态的能耗， PD＝CPD×VCC×f1+∑(CL×VCC2×f0) F1＝输入频率，CL＝输出电容 f0＝输出频率（MHz） Vcc=电源电压 引脚说明 符号引脚描述 Q0…Q7 15， 1， 7 并行数据输出 GND 8 地 Q7’ 9 串行数据输出 MR 10 主复位（低电平） SHCP 11 移位寄存器时钟输入 STCP 12 存储寄存器时钟输入 OE 13 输出有效（低电平） DS 14 串行数据输入 VCC 16 电源 功能表 输入输出功能 SHCP STCP OE MR DS Q7’ Qn × × L ↓ × L NC MR为低电平时仅仅影响移位寄存器 × ↑ L L × L L 空移位寄存器到输出寄存器 × × H L × L Z 清空移位寄存器，并行输出为高阻状态 ↑ × L H H Q6 NC 逻辑高电平移入移位寄存器状态0，包含所有的移位寄存器状态移入，例如，以前的状态6（内部Q6”）出现在串行输出位。 × ↑ L H × NC Qn’ 移位寄存器的内容到达保持寄存器并从并口输出 ↑ ↑ L H × Q6’ Qn’ 移位寄存器内容移入，先前的移位寄存器的内容到达保持寄存器并出。 注释 H＝高电平状态 L＝低电平状态 ↑＝上升沿 ↓＝下降沿 Z＝高阻 NC＝无变化 ×＝无效
设计一个串行累加器 一、实验目的 1．学习中规模双向移位寄存器逻辑功能集成电路的使用方法。 2．熟悉移位寄存器的应用一一构成串行累加器和环形计数器。 二、实验内容及要求 用移位寄存器设计一个串行累加器。要求将已分别存于四位移位寄存器R a和R b中的两个二进制数A、B按位相加，其和存于移位寄存器R a中。 三、设计过程 累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存在累加器中。串行累加器结构框图如图2所示。 设开始时，被加数和加数已分别存入累加寄存器和加数寄存器。进位触发器D已被清零。 在第一个脉冲到来之前，全加器各输入、输出端的情况为： A n＝A0， B n＝B0， C n-1＝0，S n＝A0+B0+0＝S0，C n＝C0 在第一个脉冲到来之后，S0存入累加器和移位寄存器的最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位。全加器各输出为： S n＝A1+B1+C0＝S1，C n＝C1 在第二个脉冲到来之后，两个移位寄存器中的内容都又向右移动一位，S1存入累加器和移位寄存器的最高位，原先存入的S0存入次高位，C1存入进位触发器D端，全加器各输出为：S n＝A2+B2+ C1＝S2，C n＝C2 。。。。。。 移位寄存器是具有移位功能的寄存器。移位的方向取决于移位控制端S的状态。本实验用的双向移位寄存器74LS194逻辑功能如下表1所示，引脚排列见图1。
表1 74LS194逻辑功能 序号 输入端输出功能清 零 控制信 号 串行时钟 CP 并行Q Q 1 Q 2 Q 3 CR S 1 S 0S R S L D D 1 D 2 D 3 1 0 ×××××××××0 0 0 清零 2 1 ××××1(0) ××××Q n 0 Q n 1 Q n 2 Q n 3 不变 3 1 1 1 ××↑ A B C D A B C D 并行输 入 4 1 0 1 1 ×↑××××1Q n 0Q n 1 Q n 2 右移 5 1 0 1 0 ×↑××××0Q n 0Q n 1 Q n 2 6 1 1 0 × 1 ↑××××Q n 1 Q n 2 Q n 3 1 左移 7 1 1 0 × 0 ↑××××Q n 1 Q n 2 Q n 3 8 1 0 0 ×××××××Q n 0 Q n 1 Q n 2 Q n 3 保持 图1 74LS194引脚排列图2 串行累加器结构框图
四川大学锦江学院EDA实验 学号：080611044 班级：08电工1班 姓名：杨洁
摘要 EDA作为电子工程领域的一个新领域，极大的提高了电子系统设计的效率和可靠性，本次设计是利用VHDL语言仿真设计具有八位并行输入串行输出功能的寄存器。 关键词：EDA，VHDL，并行输入串行输出 目录 (一)选题 (3) (二)芯片设计要求………………………………………… .(3). (三)引脚定义 (3) (四)VHDL源程序设计过程 (3) (五)设计的调试过程 (5) (六)心得体会 (6) (七)参考资料 (6) (八)附录 (7)
（一）选题：带清零的8位并行输入串行输出移位寄存器 并行与串行通信各有特点，并行速度相对较快，但成本较串行高，在一个系统中有些模块对速度要求高，相对而言有的对速度并没有过高的期望。所以在一个系统可以进行串并或并串变换。在此仅以八位并串变换为例 （二）芯片设计要求 引脚：八个并行输入端口 一个输出端口 时钟信号控制引脚时钟信号禁止端移位装载控制复位功能：数据并行的输入，串行的输出实现所谓的并串变化 （三）引脚定义 输入引脚：a,b,c,d,e,f,g,h 8位并行输入信号 se 串行输入信号 输出引脚：q 串行输出信号 控制引脚：clk 时钟信号 fe 时钟信号禁止端 s1 移位装载控制端 reset 复位信号 控制信号功能表 （四）VHDL源程序设计过程 包括三个部分，即库和程序包调用、实体部分、结构体部分 程序包调用：LIBRARY ieee;
use ieee.std_logic_1164.all; 实体部分一般格式： entity 实体名is 类型参数说明 端口说明 end 实体名 注意：实体名与保存的源文件名相同 结构体部分一般格式： Architecture 结构体名of 实体名is 定义语句 Begin 并行处理语句 End结构体名 （五）设计的调试过程 1．创建工程准备工作 新建一个文件夹（文件名不要用汉字） 输入源程序代码（保存为”实体名.vhd”） 文件存盘 2. 创建工程 打开源程序; 设置为当前工程File->Project->Set Project to Current File 3. 编译前设置 选择FPGA芯片Assign->Device