四位二进制加法器的设计

长安大学

电子技术课程设计四位二进制加法器

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四位二进制加法器

一、技术要求

（1）四位二进制加数与被加数输入

（2）二位数码管显示

二、摘要

理论上，由二进制数算法的运算可知，加、减、乘、除运算都可分解成加法进行运算，而实际上，为了减少硬件复杂性，这些运算基本上也是通过加法来实现的。此次设计的是简单的四位二进制加法器。设计中通过不断改变脉冲信号，来控制数码管的显示。本次设计选择一个超前进位的4位全加器74LS283。译码器选择五输入八输出的译码器，用二位数码管显示，采用七段显示译码器。本次设计采用的是共阴极数码管，所以选择74ls48译码器

三、总体设计方案论证与选择

设计四位二进制加法器，可以选择串行二进制并行加法器，但为了提高加法器的运算速度，所以应尽量减少或除去由于进位信号逐级传递所花费的时间，使各位的进位直接由加数和被加数来决定，而无须依赖低位进位，因而我们选择超前进位的4位全加器74LS283。

设一个n位的加法器的第i位输入为a i、b i、c i，输出s i和c i+1，

其中c i是低位来的进位，c i+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，而c n是整个加法器的进位输出。则和s i=a i + b i + c i+a i b i c i (1)

进位c i＋1=a i b i+a i c i+b i c i (2)

令g i=a i b i，(3)

p i=a i+b i, (4)

则c i＋1= g i+p i c i (5)

只要a i b i=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要a i+b i=1，就会把c i传递到i+1位，所以称p为进位传递函数。把(5)式展开，得到

c i+1= g i+ p i g i-1+p i p i-1g i-2+…+ p i p i-1…p1g0+ p i p i-1…p0c0 (6)

随着位数的增加(6)式会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。一旦进位（c1~c n-1）算出以后，和也就可由（1）式得出。

使用上述公式来并行产生所有进位的加法器就是超前进位加法器。产生g i和p i需要一级门延迟，c i需要两级，s i需要两级，总共需要五级门延迟。与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。

四、设计方案的原理框图、总体电路图、接线图及说明

总体原理图

总体接线图

五、单元电路设计、主要元器件选择与电路参数计算

（1）加法器

本次设计采用的是四位二进制超前并行加法器，选用的是74LS283型号

74LS283引脚图

74LS283真值表

74LS283逻辑说明：74LS283上有两组数据输入端A3,A2,A1,Ao，B3,B2,B1,Bo和进位信号输入端Co，求和信号，进位信号分别由S4,S3,S2,S1及C1输出。图中输入端A3,A2,A1,Ao 分别接一个逻辑开关，输入端B3,B2,B1,Bo分别接另4个逻辑开关，Co接一个逻辑开关。

（2）译码器设计

十进制数

输入输出

C1 4 S3 S2 S1 Y4 Y3 Y2 Y1 X4 X3 X2 X1

0 1 2 3 4 5 6 7 8 9

10

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七段显示译码器