实验十三 集成触发器
一、 实验目的
1．验证集成D 、JK 触发器的逻辑功能； 2．熟悉集成D 、JK 触发器的应用。 二、实验说明
触发器是组成时序逻辑电路的基本单元，它具有两个稳定状态，即“0”、“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变成新的稳定状态；无触发信号作用时，则维持原来的状态不变。触发器的输出状态（次态）Q n+1不仅与当前输入逻辑量有关，而且还与（现态）Q n 有关，即具有记忆功能，这是触发器和组合逻辑电路的不同点。由于触发器具有记忆功能，因此可作为二进制存储单元使用。
触发器种类很多，按组成触发器所用集成门的不同，可分为TTL 触发器和MOS 触发器，又称双极型触发器和单极型触发器；按电路结构形式不同，可分为基本触发器、主从触发器、维持阻塞触发器和边沿触发器；按逻辑功能不同，又可分为RS 触发器、JK 触发器、D 触发器、T 触发器和T ’触发器等五种类型。
触发器的逻辑功能是指触发器的次态输出和现态以及输入信号之间的逻辑关系。JK 触发器功能最齐全，应用最广泛，但在某些场合使用只有一个输入端的D 触发器则比较方便。故目前国内外生产的集成单元触发器产品中，双极型主要是主从JK 和D 维持阻塞触发器；单极型则以主从D 和JK 触发器为常见；边沿触发器常见的有JK 和D 触发器。
触发器具有时序逻辑的特征，可以组成各种时序逻辑电路，例如：寄存器（数码寄存器、移位寄存器）、计数器等。
本实验采用的D 触发器为CC4013（CMOS 型主从-双D 触发器），组件包含两个独立的D 触发器，图2.13.1为CC4013的逻辑符号和引脚功能图。
(a) 逻辑符号图 （b ） 引脚功能图
图2.13.1 CC4013的逻辑符号图和引脚功能图
本实验采用的JK 触发器为74LS112（TTL 型主从-双JK 触发器），组件包含两个独立的JK 触发器，图2.13.2为74LS112的逻辑符号图和引脚功能图。
(a) 逻辑符号图 (b) 引脚功能图
图2.13.2 74LS112的逻辑符号图和引脚功能图
1．数码寄存器
寄存器用来暂时存放参与运算的数据和运算结果，一个触发器只能寄存一位二进制数。 寄存器存放数码的方式有并行和串行两种。并行方式是数码各位从各对应位输入端同时输入到寄存器中；串行方式是数码从一个输入端逐位输入到寄存器中。从寄存器取出数码的方式有并行和串行两种。并行输出是被取出的数码各位在各对应位的输出端上同时出现；串行输出是被取出的数码在一个输出端逐位出现。
图2.13.3为两片CC4013构成的四位数码寄存器，时钟端并联，D 端作为数据输入端，Q 端作为数据输出端。这种寄存器只有寄存数码和清除原有数码的功能。在“寄存指令”（CP 时钟脉冲的上升沿）来到之前，给R D 以清零负脉冲，则清除原有数码。“寄存指令”到达时，输入数据被同时送到输出端，即01230123D D D D =Q Q Q Q ，输出端的状态被保持到下一个脉冲到来为止。
图2.13.3 四位数码寄存器
2．计数器
计数器是计算机和数字逻辑系统的基本部件之一，它能累计输入脉冲的数目。计数器主要用作计数，也广泛用作分频、定时等。
根据计数器中数值增减的不同，计数器可以分为加法计数、减法计数以及两者兼有的可逆计数；根据进位制不同，可分为二进制计数器、十进制计数器、八进制计数器等多种；根据计数器中各触发器状态的更新所受时钟脉冲控制的相同与否，可分为同步计数器和异步计数器。
图2.13.4为一片74LS112构成的异步两位二进制加法计数器。
图2.13.4 两位异步二进制加法计数器
三、实验仪器和设备
1．电子技术实验箱1个
2．双踪示波器1台
四、预习要求
1．复习触发器的分类、逻辑功能等有关知识。
2．熟悉被测集成触发器的引线排列和引出端功能。
3．熟悉实验仪器的使用方法。
4．分析触发器的逻辑功能，填写表2.13.1、2.13.2、2.13.3。
五、思考题
1．图2.13.3、图2.13.4中，集成电路的多余端（如F1中的J、K、R D、S D端）应如何处理？
2．图2.13.4中输出Q1的脉冲频率与CP的脉冲频率有何关系？
六、注意事项
1．主从型触发器存在一次变化问题，即在CP=1期间D(J、K)端若有干扰信号，触发器可能产生误动作，会降低其抗干扰能力。要求在CP=1期间保持输入端的信号不变，避免导致触发器错误输出。
2．改变电路接线或插拨电路器件时，务必关断电源。
七、实验内容及步骤
1．D触发器的功能测试：
（1）选用CC4013双D触发器中的一个触发器，按图2.13.5接线。按表2.13.1要求改变D、R、S端的输入信号，再给CP以相应的控制信号，观察Q和Q输出状态的变化，结果填
写入表2.13.1中。
图2.13.5 功能测试图 注：（1）表2.13.1中步骤1、2的“
”是正单脉冲，
步骤3、4中CP 的0或1状态由按钮实现；
（2）表2.13.1中“Φ”指输入电平为任意状态（0或1）。
（2）将D 触发器的Q 端与D 端相连，R=S=0（接低电平），CP 端接连续脉冲信号(1Hz)，Q 和Q 端接发光二极管。观察Q 和Q 端的发光状况与CP 之间的关系，并解释该现象。CP 端改接连续脉冲信号(1kHz)，用示波器观察Q 与CP 之间的对应波形，绘于图2.13.6中。
图2.13.6 Q 与CP 的波形图
2．数码寄存器
选用两片CC4013按图2.13.3接线，S=0（接低电平），输入D 端接电平开关，输出Q 端接发光二极管。触发器清零（给R 以“”单脉冲）后，将D 3D 2D 1D 0设置为任意二进制数。
给CP 端加“
”单脉冲，观察Q 3Q 2Q 1Q 0是否等于D 3D 2D 1D 0所置之数。再给R 以“
”
单脉冲，观察输出Q 3Q 2Q 1Q 0的变化，并记录于自拟表格中。
3．JK 触发器的功能测试：
（1）选用74LS112双JK 触发器中的一个触发器，按图2.13.7接线。按表2.13.2要求改变J 、K 、D R 、D S 端的输入信号，再给CP 以相应的控制信号，观察Q 和Q 输出状态的变化，结果填写入表2.13.2中。
CP
R
LED
表2.13.1 功能测试表
表2.13.2 功能测试表
图2.13.7 功能测试图 注：（1）表2.13.1中步骤1、2的“
”是负单脉
冲，步骤3、4中CP 的0或1状态由按钮实现； （2）表2.13.1中“Φ”指输入电平为任意状态（0或1）。
（2）令JK 触发器的J=K=1，1=S =R D D （接高电平），CP 端接连续脉冲信号(1Hz)，Q 和Q 端接发光二极管。观察Q 和Q 端的发光状况与CP 之间的关系，并解释该现象。CP 端改接连续脉冲信号(1kHz)，用示波器观察Q 与CP 之间对应的波形，并绘于图2.13.8中。
4．两位二进制计数器 图2.13.8 Q 与CP 的波形图 选用一片74LS112按图2.13.4接线，输出Q 端接发光二极管，J=K=1（接电源U CC ），令两个触发器的输出初态Q 1Q 0为00（如何实现？多余输入端如何处理？）。CP 端加连续脉冲信号（1Hz ），观察Q 1Q 0的发光状况与CP 的关系，并填写入计数顺序表2.13.3。
表2.13.3
八、实验报告要求
1．用实验数据分析D 触发器、JK 触发器的逻辑功能和特点。 2．分析图2.13.4计数器的工作过程。
R
LED
RS 触发器及其应用 触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。 测试如下电路，调整S1开关状态，观察LED1和LED2的变化，并建立真值表。 图8.1测试电路(multisim) 【信息单】 一、基本RS 触发器 1.“与非”门构成的基本触发器 基本的RS 触发器又称为置0置1触发器。它是各种触发器中结构最简单的一种，通常作为构成各种功能触发器的最基本单元，所以也称为基本触发器。 ⑴电路结构 基本的RS 触发器由两个与非门的输入端与输出端交叉连接而成。电路结构如图8.3（a ）所示，逻辑符号如图8.3（b ）所示。图中Q 、Q 是基本RS 触发器两个输出端；S 、R 是两个输入端，S 、R 上的“非”号或R 、S 上的小圆圈都表示输入信号只在低电平时有效。 Q 端状态通常定义为触发器的输出状态。当0=Q 、Q =1，称触发器为0状态，当1=Q 、 Q =0，称触发器为1状态。Q 、Q 状态相反。 Q G 1G 2 Q S R Q Q
（a ）电路结构 （b ）逻辑符号 图8.3 与非门构成的基本RS 触发器 ⑵逻辑功能 S =1、R =0时，Q =1，反馈到G 1门使0=Q ，即不论触发器原态是0态还是1态， 电路的输出一定为0态，R 为置0端。 S =0、R =1时，Q =1，反馈到G 2门使Q =0，即不论触发器原态是0态还是1态，电 路的输出一定为1态，S 为置1端。 S =1、R =1时，设电路原来状态为0=Q 、Q =1，在S =1、R =1作用下，电路的输 出仍是0=Q 、Q =1与原态相同，即触发器的状态保持不变。 S =0、R =0时，Q =1、Q =1，破坏了输出信号互补的原则，而随后S =1、R =1时， 输出状态可能是1也可能是0，出现了不定状态，这意味着当输入条件同时消失后，触发器状态不定，这在触发器工作时是不允许出现的，也就是要禁止S 、R 同时为0的输入状态出现。 (3)逻辑功能描述 触发器的逻辑功能可用功能表、特征方程、时序图、状态图等方法描述。 ①功能表（特性表） 与非门构成的基本RS 触发器的功能表如表8.1所示。 表8.1 与非门构成的基本RS 触发器的功能表 ②波形图 设初始状态Q 为0，然后根据给定的输入信号波形，画出相应输出端Q 、Q 的波形，称为波形图。
华中科技大学 电子线路设计、测试与实验》实验报告 实验名称：集成运算放大器的基本应用 院（系）：自动化学院 地点：南一楼东306 实验成绩： 指导教师：汪小燕 2014 年6 月7 日
、实验目的 1）了解触发器的逻辑功能及相互转换的方法。 2）掌握集成JK 触发器逻辑功能的测试方法。 3）学习用JK 触发器构成简单时序逻辑电路的方法。 4）熟悉用双踪示波器测量多个波形的方法。 （5）学习用Verliog HDL描述简单时序逻辑电路的方法，以及EDA技术 、实验元器件及条件 双JK 触发器CC4027 2 片； 四2 输入与非门CC4011 2 片； 三3 输入与非门CC4023 1 片； 计算机、MAX+PLUSII 10.2集成开发环境、可编程器件实验板及专用电缆 三、预习要求 （1）复习触发器的基本类型及其逻辑功能。 （2）掌握D触发器和JK触发器的真值表及JK触发器转化成D触发器、T触发器、T 触发器的基本方法。 （3）按硬件电路实验内容（4）（5），分别设计同步3 分频电路和同步模4 可逆计数器电路。 四、硬件电路实验内容 （1）验证JK触发器的逻辑功能。 （2）将JK触发器转换成T触发器和D触发器，并验证其功能。 （3）将两个JK触发器连接起来，即第二个JK触发器的J、K端连接在一起， 接到第一个JK触发器的输出端Q两个JK触发器的时钟端CP接在一起，并输入1kHz 正方波，用示波器分别观察和记录CP Q、Q的波形（注意它们之间的时序关系），理解2分频、4分频的概念。 （4）根据给定的器件，设计一个同步3分频电路，其输出波形如图所示。然后组装电路，并用示波器观察和记录CP Q、Q的波形。 （5）根据给定器件，设计一个可逆的同步模4 计数器，其框图如图所示。图中，M为控制变量，当M=0时，进行递增计数，当M=1时，进行递减计数；Q、 Q为计数器的状态输出，Z为进位或借位信号。然后组装电路，并测试电路的输入、输出
实验五 触发器实验报告 [实验目的] 1. 理解Oracle 触发器的种类和用途 2. 掌握行级触发器的编写 [预备知识] 1. PL/SQL 程序设计 [实验原理] 1. 建立触发器 CREA TE [OR REPLACE] TRIGGER <触发器名> BEFORE|AFTER INSERT|DELETE|UPDA TE OF <列名> ON <表名> [FOR EACH ROW] WHEN (<条件>)
数电实验触发器及其应用 数字电子技术实验报告 实验三: 触发器及其应用 一、实验目的: 1、熟悉基本RS触发器，D触发器的功能测试。 2、了解触发器的两种触发方式（脉冲电平触发和脉冲边沿触发）及触发特点 3、熟悉触发器的实际应用。 二、实验设备: 1 、数字电路实验箱; 2、数字双综示波器; 3、指示灯; 4、74LS00、74LS74。 三、实验原理: 1、触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序 电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。在数字系统和计算机中有着广泛的应用。触发器具有两个稳定状态，即“0”和“ 1 ”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。触发器有集成触发器和门电路（主要是“与非门” ）组成的触发器。 按其功能可分为有RS触发器、JK触发器、D触发器、T功能等触发器。触发方式有电平触发和边沿触发两种。 2、基本RS触发器是最基本的触发器，可由两个与非门交叉耦合构成。 基本RS触发器具有置“ 0”、置“ 1”和“保持”三种功能。基本RS触发器
也可以用二个“或非门”组成，此时为高电平触发有效。 3、D触发器在CP的前沿发生翻转，触发器的次态取决于CP脉冲上升沿n+1来到之前D端的状态，即Q = D。因此，它具有置“ 0”和“T两种功能。由于在CP=1期间电路具有阻塞作用，在CP=1期间，D端数据结构变RS化，不会影响触发器的输出状态。和分别是置“ 0”端和置“ 1” DD 端，不需要强迫置“ 0”和置“ 1”时，都应是高电平。74LS74(CC4013, 74LS74(CC4042均为上升沿触发器。以下为74LS74的引脚图和逻辑图。 馬LD 1CP 1云IQ LQ GM) 四、实验原理图和实验结果： 设计实验： 1、一个水塔液位显示控制示意图，虚线表示水位。传感器A、B被水浸沿时
实验3 触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图5－8－1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称S为置“1”端，因为S＝0（R＝1）时触发器被置“1”；R为置“0”端，因为R＝0（S＝1）时触发器被置“0”，当S＝R＝1时状态保持；S＝R＝0时，触发器状态不定，应避免此 种情况发生，表5－8－1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表5－8－1 图5—8—1 基本RS触发器 2、JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图5－8－2所示。 JK触发器的状态方程为 Q n+1＝J Q n＋K Q n J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组
成“与”的关系。Q与Q为两个互补输出端。通常把Q＝0、Q＝1的状态定为触发器“0”状态；而把Q＝1，Q＝0定为“1”状态。 图5－8－2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能如表5－8－2 表 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变 Q n（Q n）—现态Q n+1（Q n+1 ）—次态φ—不定态 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为 Q n+1＝D n，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器， 触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双 D 74LS74、四D 74LS175、六D 74LS174等。 图5－8－3 为双D 74LS74的引脚排列及逻辑符号。功能如表5－8－3。
触发器及其应用 习题参考答案 一、填空题： 1．时序逻辑电路的特点是：输出不仅取决于当时 输入 的状态 还与电路 原来 的状态有关。 2．欲使JK 触发器实现的功能，则输入端J 应接 “1” ， K 应接 “1” 。 3．组合逻辑电路的基本单元是 门电路 ，时序逻辑电路的基本 单元是 触发器 。 4．两个与非门构成的基本RS 触发器的功能有 置0 、 置1 和 保持 。电路中不允许两个输入端同时为 0 ，否则将出现逻辑混乱。 5．钟控RS 触发器具有“空翻”现象，且属于 电平 触发方式 的触发器；为抑制“空翻”，人们研制出了 边沿 触发方式的JK 触发器和D 触发器。 6．JK 触发器具有 保持 、 翻转 、 置0 和 置1 的功能。 7．D 触发器具有 置0 和 置1 的功能。 二、选择题： 1．描述时序逻辑电路功能的两个重要方程式是（ B ）。 A 、 状态方程和输出方程 B 、状态方程和驱动方程 C 、 驱动方程和特性方程 D 、驱动方程和输出方程 2．由与非门组成的RS 触发器不允许输入的变量组合为 （ D ）。 A 、00 B 、 01 C 、 10 D 、 11 3. 双稳态触发器的类型有（ D ） A 、基本RS 触发器； B 、同步RS 触发器； C 、主从式触发 器； D 、前三种都有。 4. 存在空翻问题的触发器是（ B ） A 、D 触发器； B 、同步RS 触发器； C 、主从JK 触发 器。 三、简述题 1、时序逻辑电路和组合逻辑电路的区别有哪些？ 答：主要区别有两点：时序逻辑电路的基本单元是触发器，组 合逻辑电路的基本单元是门电路；时序逻辑电路的输出只与现时输入有关，不具有记忆性，组合逻辑电路的输出不仅和现时输入有关，还和现时状态有关，即具有记忆性。 2、何谓“空翻”现象？抑制“空翻”可采取什么措施？ n n Q Q =+1R S ?
实验报告 一、实验目的和任务 1. 掌握基本RS、JK、T和D触发器的逻辑功能。 2. 掌握集成触发器的功能和使用方法。 3. 熟悉触发器之间相互转换的方法。 二、实验原理介绍 触发器是能够存储1位二进制码的逻辑电路,它有两个互补输出端,其输出状态不仅与输入有关,而且还与原先的输出状态有关。触发器有两个稳定状态,用以表示逻辑状态"1"和"0飞在二定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态,它是一个具有记忆功能的二进制信息存储器件,是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 图14-1为由两个与非门交叉祸合构成的基本RS触发器,它是无时钟控制低电平直接触发的触发器。 基本RS触发器具有置"0"、置"1"和保持三种功能。通常称s为置"1"端,因为 s=0时触发器被置"1"; R为置"0"端,因为R=0时触发器被置"0"。当S=R=1时状态保持,当S=R=0时为不定状态,应当避免这种状态。
基本RS触发器也可以用两个"或非门"组成,此时为高电平有效。 S Q S Q Q 卫R Q (a(b 图14-1 二与非门组成的基本RS触发器 (a逻辑图(b逻辑符号 基本RS触发器的逻辑符号见图14-1(b,二输入端的边框外侧都画有小圆圈,这是因为置1与置。都是低电平有效。 2、JK触发器 在输入信号为双端的情况下,JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器,是下降边沿触发的边沿触发器。引脚逻辑图如图14-2所示;JK触发器的状态方程为: Q,,+1=J Q"+K Q 3 5
J Q CLK K B Q 图14-2JK触发器的引脚逻辑图 其中,J和IK是数据输入端,是触发器状态更新的依据,若J、K有两个或两个以上输入端时,组成"与"的关系。Q和Q为两个互补输入端。通常把Q=O、Q=1的状态定为触发器"0"状态;而把Q=l,Q=0 定为"}"状态。 JK触发器常被用作缓冲存储器,移位寄存器和计数器。 CC4027是CMOS双JK触发器,其功能与74LS112相同,但采用上升沿触发,R、S端为高电平
实验六触发器实验报告 触发器实验报告 [实验目的]1、理解Oracle触发器的种类和用途2、掌握行级触发器的编写 [预备知识]1、 PL/SQL程序设计 [实验原理]1、建立触发器 CREATE [OR REPLACE] TRIGGER <触发器名> BEFORE|AFTER INSERT|DELETE|UPDATE OF <列名> ON <表名> [FOR EACH ROW] WHEN (<条件>)
义，所有字段都是NULL引用示例：:new、 customer_name, :old、customer_name3、行级触发器中的谓词在一个多条件触发的触发器中，使用谓词可以区分当前触发的操作的类型：inserting,updating,deleting。 示例： IF Inserting THEN 语句 ; END IF; IF Updating THEN 语句 ; END IF; IF Deleting THEN 语句 ; END IF;4、触发器的限制 SELECT 语句必须是 SELECT INTO 语句或内部游标声明。 行级触发器不可以对触发表进行查询，包括其调用的子过程中。 不允许 DDL 声明和事务控制语句。 如果由触发器调用存储子过程，则存储子程序不能包括事务控制语句。 :old 和 :new 值的类型不能是 LONG 和 LONG RAW。 [实验内容]1、给Customer表增加一列Savings,类型为int，来存放每个顾客的存款总额。A LTER TABLE customer ADD (saving varchar2(30));select * from customer;2、更新Customer表，使得Savings字段的值正确。 3、在Account表上增加一个行级触发器，当对account的balance进行update和insert一个记录时同步修改Customer的Savings字段，保证数据的一致性。
第四章集成触发器 [题4.1] 选择题 1.N个触发器可以构成能寄存位二进制数码的寄存器。 A.N-1 B.N C.N+1 D.2N 2．在下列触发器中，有约束条件的是。 A.主从J K 触发器 B.主从D触发器 C.同步R S 触发器 D.边沿D触发器 3．一个触发器可记录一位二进制代码，它有个稳态。 A.0 B.1 C.2 D.3 4．存储8位二进制信息要个触发器。 A.2 B.3 C.4 D.8 5．下列触发器中，没有约束条件的是。 A.基本R S触发器 B.主从R S触发器 C.同步R S触发器 D.边沿D触发器 6．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 7．对于D触发器，欲使Q n+1=Q n，应使输入D= 。 A.0 B.1 C.Q D.Q 8．对于JK触发器，若J=K，则可完成触发器的逻辑功能。 A.RS B.D C.T D.Tˊ 9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=0 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=0 10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入 端。 A.J=K=1 B.J=Q,K=Q C.J=Q,K=Q D.J=Q,K=1 11．欲使D触发器按Q n+1=Q n工作，应使输入D= 。 A.0 B.1 C.Q D.Q
12．下列触发器中，克服了空翻现象的有。 A.边沿D触发器 B.主从R S触发器 C.同步R S触发器 D.主从J K触发器 13．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 14．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T= 。 A.0 B.1 C.Q 15．欲使JK触发器按Q n+1=0工作，可使JK触发器的输入端。 A.J=K=1 B.J=0,K=0 C.J=1,K=0 D.J=0,K=1 16．欲使JK触发器按Q n+1=1工作，可使JK触发器的输入端。 A.J=K=1 B.J=1,K=0 C.J=K=0 D.J=0 ,K=1 17．描述触发器的逻辑功能的方法有。 A.状态转换真值表 B.特性方程 C.状态转换图 D.状态转换卡诺图 18．为实现将JK触发器转换为D触发器，应使。 A.J=D,K=1 B. K=D,J=1 C.J=K=D D.J=K=1 19.边沿式D触发器是一种稳态电路。 A.无 B.单 C.双 D.多 [题4.2] 判断题（正确打√，错误的打×） 1. D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。 （）2.RS触发器的约束条件R S=0表示不允许出现R=S=1的输入。 （）3.同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。（） 4.主从J K触发器、边沿J K触发器和同步J K触发器的逻辑功能完全相同。（） 5.对边沿J K触发器，在C P为高电平期间，当J=K=1时，状态会翻转一次。（） [题4.3] 填空题
. . . . .. . 实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤 五、实验数据记录和处理 六、实验结果与分析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 （上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： 专业：电卓1501 姓名：卢倚平 学号：3150101215 日期：2017.6.01 地点：东三404
实验名称：集成触发器应用实验 姓名： 卢倚平 学号： 2 (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图： (上：Qn ，下：CP ） （上：Qn ，下：D ） 4、J-K →T ′的转换实验。 设计过程： J-K 触发器：n n 1 +n Q Q J =Q K +， T ’触发器：Qn+1=!Qn 若将J-K 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：J=K=1 实验截图：
实验四触发器实验报告 徐旭东 11180243 物理112班 一、实验目的 1. 熟悉并掌握R-S、D、J－K触发器的特性和功能测试方法。 2. 学会正确使用触发器集成芯片。 3. 了解不同逻辑功能FF相互转换的方法。 二、实验仪器及材料 1. 实验仪器设备：双踪示波器、数字万用表、数字电路实验箱 2. 器件 74LS00 二输入端四与非门 1片 74LS74 双D触发器 1片 74LS76 双J-K触发器 1片 三、实验内容步骤及记录 1. 基本RS触发器功能测试： 两个TTL与非门首尾相接构成的基本RS触发器的电路。如图5.1所示。
（1）试按下面的顺序在S R 端加信号： d S =0 d R =1 d S =1 d R =1 d S =1 d R =0 d S =1 d R =1 观察并记录触发器的Q 、Q _ 端的状态，将结果填入 下表4.1中，并说明在上述各种输入状态下，RS 执行的是什么逻辑功能？ 表4.1 d S d R Q 逻辑功能 0 1 1 1 1 1 0 1 1 1 0 0 0 0 1 1 置1 保持 置0 保持 （2）当d S 、d R 都接低电平时，观察Q 、Q _ 端的状态，当d S 、d R 同时由低电平跳为高电平时，注意观察Q 、Q _ 端的状态，重复3～5次看Q 、Q _ 端的状态是否相同，以正确理解“不定” 状态的含义。 结论： 当d S 、d R 都接低电平时，Q 和Q _ 端的状态不定。 2. 维持- 阻塞型D 触发器功能测试 双D 型正边沿维持－阻塞型触发器74LS74的逻辑符号如图4.2所示。 图中d S 、d R 端为异步置1端，置0端（或称异步置位，复位端），CP 为时钟脉冲端。试按下面步骤做实验： （1）分别在d S 、d R 端加低电平，观察并记录Q 、Q _ 端的状态。 （2）令d S 、d R 端为高电平，D 端分别接高，低电平，用点动脉 冲作为CP ，观察并记录当CP 为0、 、1、 时Q 端状态的变化。 图4.1 基本RS 触发器电 图4.2D 逻辑符号
实验II、触发器及其应用 一、实验目的 1、掌握基本RS、JK、D和T触发器的逻辑功能 2、掌握集成触发器的逻辑功能及使用方法 3、熟悉触发器之间相互转换的方法 二、实验原理 触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存储器件，是构成各种时序电路的最基本逻辑单元。 1、基本RS触发器 如图1为两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1” 段，因为=0（=1）时触发器被置为“1”；为置“0”端，因为=0（=1）时触发器被置“0”，当==1时状态保持；==0时，触发器状态不定，应避免此种情况发生，表1为基本RS 触发器的状态表。 图1、基本RS触发器 表1、基本RS触发器功能表 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 不定不定 基本RS 2、JK触发器
在输入信号为双端的情况下，JK触发器的功能完善、使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降沿出发的边沿触发器。引脚功能及逻辑符号如图2所示。 图2、74LS112双JK触发器引脚排列及逻辑符号 JK触发器的状态方程为：=J+ J和K是数据输入端，是触发器状态更新的依据，若J、K有两个或者两个以上输入端时，组成“与”的关系。和为两个互补输出端。通常把=0，=1的状态定为触发器“0” 状态；而把=1，=0定为“1”状态。下降沿触发JK触发器功能表如表2所示。 表2、JK触发器功能表 JK触发器常被用作缓冲存储器，移位寄存器和计数器。 3、D触发器 在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为=D，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D 74LS74、四D 74LS175、六D 74LS174等。 下图为双D774LS74的引脚排列及逻辑符号。功能表如表3.
实验二触发器及其应用 一、实验目的 1．熟悉触发器的构成及工作原理； 2．掌握触发器的逻辑功能测试方法； 3．掌握触发器之间相互转换方法及实际应用。 二、实验原理 触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。 1．基本RS触发器 图1为由二个与非门交叉藕合构成的基本RS触发器。基本RS触发器具有置"0"、置"1"和"保持"三种功能。通常称为置"1"端，因为 =0时触发器被置"1"；为置"0"端，因为 =0时触发器被置"0"，当 = =1时状态保持。基本RS触发器也可以用二个"或非门"组成，此时为高电平触发器。 图1基本RS触发器 2．D触发器 D触发器的状态方程为：Qn+1=D。其状态的更新发生在CP脉冲的边沿，74LS74等均为上升沿触发，故又称之为上升沿触发器的边沿触发器，触发器的状态只取决于时针到来前D端的状态。如下： 图2 双D触发器图3 D触发器逻辑符号
三、实验仪器与器件 数字电路实验箱示波器信号发生器 74LS00 74LS74 四、实验内容及步骤 1、两个TTL与非门相接构成基本RSFF，按下表的顺序在输入端加信号，观察并记录FF的Q 端的状态，将结果填入表中，并说明在各种输入状态下FF的功能。 2、用D触发器构成一个二分频器，并用示波器记录输入输出波形，参考电路如下图所示。 3、用EWB软件仿真一个由触发器构成的二倍频器，参考电路如下图所示。 五、实验结果 （要求记录实验结果，并与理论值对比分析）
国产集成触发器KC04的原理与应用 国产集成触发器KC04是KC系列触发器中的一个典型代表，适用单相、三相供电装置中作晶闸管双路脉冲移相触发，其两路相位间隔180o的移相脉冲可方便的构成半控、全控桥式触发线路。该集成电路具有负载能力大、移相性能好、正负半周脉冲相位值均衡性好、移相范围宽、对同步电压要求不严、有脉冲列调制输入及脉冲封锁控制等优点，在实际线路中有着十分广泛的应用。 一、工作原理 KC04的内电路见图1，与分立器件的锯齿波移相电路相似，由同步、锯齿波形产生、移相控制、脉冲形成、功率放大等部分组成。 图中VT1～VT3等组成同步检测电路，VT5与外接电容C2构成自举式（密勒）积分器为锯齿波产生电路。同步正弦电压U T由⑧脚引入，在U T
的正负半周内VT 1和VT 2、VT 3交替导通，使VT 1、VT 3的集电极在对应的半周内输出低电位使VT 4截止，电源经电阻R 6、R 14为外接电容C 2充电，形成线性增大的锯齿波电压。在U T 电压的过零点绝对值小于0.7V 范围内，VT 1～VT 3均截止导至VT 4饱和，C 2迅速放电，使每半周期的锯齿波电压起点一致。 VT 6及外接元件组成脉冲移相环节，⑨脚输入的移相控制电压U K 、偏移电压U P 和C 2上的锯齿波电压并联迭加，当VT 6的基极电压达到0.7时，VT 6导通其集电极输出低电平，经○11、○12脚外接电容C 1微分耦合到VT 7的基极使其由饱和转为截止，一个电源周期内，在VT 7的集电极得到间隔180o的两组由R 12、C 1时间常数决定其宽度的高电平脉冲，经VT 8、VT 12分别封锁其正负半周，由两组功率放大级VT 9～VT 11和VT 13～VT 15分别放大后从①、○15输出。○13、○ 14脚为脉冲列调制和脉冲封锁控制端用于三相控制。 KC04的主要技术参数如下： ? 电源电压 ±15V （±5%） ? 电源电流 正电流≤15mA 负电流≤8mA ? 同步电压 任意值（一般交流30V ） ? 同步输入端允许最大同步电流 6mA ? 移相范围 ≥170o（同步30V ，输入电阻15K Ω） ? 锯齿波幅度 ≥10V ? 输出脉宽度 400μs ～2 ms ? 输出脉冲幅度 ≥13V ? 最大输出能力 100mA(输出脉冲电流) ? 输出管反压 ≥18V （Ie=100μA ） ? 正负半周脉冲相位不均衡度 ≤±3o ? 使用环境温度 -10～＋70℃ ? 封装方式 16脚陶瓷双列直插式 二、KC04的典型应用
南昌航空大学实验报告 二0一七年 5 月 3 日 课程名称：数据库概论实验名称：存储器与触发器 班级：xxx 姓名：xxx 同组人： 指导教师评定：签名： 一、实验环境 1．Windows2000或以上版本； 2．SQLServer2000或2005。 二、实验目的 1．掌握存储过程的创建，修改，使用，删除； 2．掌握触发器的创建，修改，使用，删除。 三、实验步骤及参考源代码 1.创建过程代码： CREATE PROCEDURE C_P_Proc(@ccna varchar(10),@cno char(4)OUTPUT,@cna varchar(10)OUTPUT,@pna varchar(20)OUTPUT,@num int OUTPUT) AS SELECT @cna=cna,@cno=https://www.doczj.com/doc/f017131095.html,o,@pna=pna,@num=num FROM cp,customer,paper WHERE https://www.doczj.com/doc/f017131095.html,o=https://www.doczj.com/doc/f017131095.html,o AND paper.pno=cp.pno AND cna=@ccna;
6.执行存储过程C_P_Pro,实现对李涛，钱金浩等不同顾客的订阅信息查询execute C_P_Proc@name='李涛' execute C_P_Proc@name='钱金浩' 7，删除存储过程C_P_Prcc DROP PROCEDURE C_P_PROC （4）在DingBao数据库中针对PAPER创建插入触发器TR_PA PER_I、删除触发器TR_PAPER_D、修改触发器TR_PAPER_U。具体要求如下。
<1>对PAPER的插入触发器：插入报纸记录，单价为负值或为空时，设定为10元。 CREATE TRIGGER TR_PAPER_I ON paper FOR INSERT AS DECLARE @ippr FLOAT; declare @ipno int; SELECT @ippr=ppr,@ipno=pno from inserted begin if @ippr<0 or @ippr is NULL begin raiserror('报纸的单价为空或小于零！',16,1) update paper set ppr=10 where paper.pno=@ipno end
实验八 555定时器及其应用 一、实验目的 1．熟悉集成555定时器的特性参数和使用方法。 2．掌握使用555定时器组成施密特触发器的方法 3．掌握使用555定时器组成单稳态触发器的方法，定时元件RC对脉冲宽度的影响。 4．掌握使用555定时器组成自激多谐振荡器的方法和定时元件RC对振荡周期和脉冲宽度的影响。 二、实验器材 1．数字电路实验箱1台 2．示波器 1 台 3．万用表 1 只 4．集成电路：555定时器 1 只 5．元器件：电阻、电容若干只 三、实验原理和电路 1．器件特性 555定时器是一种中规模集成电路，外形为双列直插8脚结构，体积很小，使用起来方便。只要在外部配上几个适当的阻容元件，就可以构成史密特触发器、单稳态触发器及自激多谐振荡器等脉冲信号产生与变换电路。它在波形的产生与变换、测量与控制、定时电路、家用电器、电子玩具、电子乐器等方面有广泛的应用。 集成555定时器有双极性型和CMOS型两种产品。一般双极性型产品型号的最后三位数都
120 是555，CMOS 型产品型号的最后四位数都是7555.它们的逻辑功能和外部引线排列完全相同。器件电源电压推荐为4．5～12V ，最大输出电流200mA 以内，并能与TTL 、CMOS 逻辑电平相兼容。其主要参数见表8.1。 555定时器的内部电路框图及逻辑符号和管脚排列分别如图8.1和图8.2所示。 引脚功能： V i1（TH ）：高电平触发端，简称高触发端，又称阈值端，标志为TH 。 V i2（TR ）：低电平触发端，简称低触发端，标志为TR 。 V CO ：控制电压端。 V O ：输出端。 Dis ：放电端。 Rd ：复位端。 555定时器内含一个由三个阻值相同的电阻R 组成的分压网络，产生31V CC 和32V CC 两个基准电压；两个电压比较器C 1、C 2；一个由与非门G 1、G 2组成的基本RS 触发器（低电平触发）；放电三极管T 和输出反相缓冲器G 3。 Rd 是复位端，低电平有效。复位后, 基本RS 触发器的Q 端为1（高电平），经反相缓冲器后，输出为0（低电平）。 分析图8.1的电路：在555定时器的V CC 端和地之间加上电压，并让V CO 悬空，则 比较器C 1的同相输入端接参考电压32V CC ，比较器C 2反相输入端接参考电压31V CC ，为了学习方便，我们规定： . (a) 555的逻辑符号 (b) 555的引脚排列 图8.2 555定时器逻辑符 号和引脚 图8.1 555定时器内部结构 Vi1(TH) Vi2 Vco ..
实验三集成触发器 一. 实验内容及要求 （1）测试JK触发器74LS112的逻辑功能。 （a）测试、的复位、置位功能。自拟表格记录之。 注:CP接单脉冲。 （b）测试触发器的逻辑功能。 注意：此时，；CP接单次脉冲；且每次测试时都要将触发器异步清零或置1。 按照右表测试并记录结果。 （c）将J、K触发器接成T’触发器。CP接1kHz连续脉冲；通过示波器双踪观察CP和Q的波形，画图并分析结果。 （2）测试双D触发器74LS74的逻辑功能。 (a)测试、的复位、置位功能。自拟表格记录。 注:CP接单脉冲。 （b）测试触发器的逻辑功能。按照下表进行测试 注意：此时，；CP接单次脉冲；且每次测试时都要将触发器异步清零或置1。 （c）将D触发器接成T’触发器。CP接连续脉冲,通过示波器双踪观察CP和Q的波形 画图并分析结果。 （3）将74LS112双JK触发器转换成D触发器，进行逻辑功能的测试和触发方式观察，列表记录。 （4）广告流水灯的设计：该系统共有8个灯，其效果始终是7亮1暗，且这1暗灯循环右移或者左移。
提示：先应用74LS112和74LS74中三个触发器构成异步八进制加法和 减法计数器；再将输出Q２Q１Q０分别与74LS138（3－8译码器）的码端A2A1A0相连，使译码器相继译码。 画出设计图，接电路，观察并分析结果，画出状态转移真值表，以及译码器的功能表。 （5）单脉冲发生器实验（选做） 用74LS74双D型触发器，设计一个单发脉冲发生器的实验线路。要求将频率为１Hz的信号脉冲和手控触发脉冲分别作为两个触发器的CP脉冲输入。 只要手控脉冲送出一个脉冲，该脉冲与手控触发脉冲的时间长短无关。 试问：能实现单发脉冲输出的原理是什么?画出电路的输出时序波形图. 下图是用双JK触发器组成的单发脉冲发生器，以供设计时参考。 单发脉冲输出电路 （1）测试74LS112的逻辑功能。 将J、K触发器接成T’触发器;将D 触发器接成T’触发器，并用示波器双踪观察，记录波形。（2）测试双74LS74的逻辑功能。 （3）将JK转换成D触发器数据记录
触发器实验报告 集团标准化工作小组 #Q8QGGQT-GX8G08Q8-GNQGJ8-MHHGN#
实验报告 课程名称：数字电子技术基础实验 指导老师： 周箭 成绩：__________________ 实验名称：集成触发器应用 实验类型： 同组学生姓名：__邓江毅_____ 一、实验目的和要求（必填） 二、实验内容和原 理（必填） 三、主要仪器设备（必填） 四、操作方法和实 验步骤 五、实验数据记录和处理 六、实验结果与分 析（必填） 七、讨论、心得 实验内容和原理 1、D →J-K 的转换实验 设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：n n Q Q J =D K +。 实验结果： J K Qn-1 Qn 功能 0 0 0 0 保持 1 1 0 1 0 0 置0 1 0 1 1 0 1 翻转 1 0 1 0 1 置1 1 1 实验截图： 专业：电卓1501 姓名：卢倚平 学号： 日期：地点：东三404
（上：Qn ，下：CP ，J 为高电平时） 2、D 触发器转换为T ’触发器实验 设计过程：D 触发器和T ’触发器的次态方程如下： D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n 若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。 实验截图： (上：Qn ，下：!Qn ）CP 为1024Hz 的脉冲。 3、J-K →D 的转换实验。 ①设计过程： J-K 触发器：n n 1+n Q Q J =Q K ， D 触发器：Qn+1=D 若将J-K 触发器转换为D 触发器，则二者的次态方程须相等，因此有：J=D ，K=!D 。 实验截图：
实验四触发器及其应用 一：实验目的 1．掌握基本RS。JK。D和T触发器的逻辑功能 2．掌握集成触发器的逻辑功能及使用方法 3．熟悉触发器之间互相转化的方法 二：实验原理： 触发器具有两个稳定状态。用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元 1．基本RS触发器 图8-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”。置“1”和保持三种功能。通常称为置“1”端，因为=0（=1）时触发器被置“1”；为置“0”端，因为=1（=0）时触发器被置“0”，但==1时状态保持；==0时，触发器状态不稳定，应避免此种情况发生，表9-1为基本RS触发器的功能表。 基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发有效。 表8-1： 图8-1 基本RS触发器 输入输出 0 1 1 0 1 0 0 1 1 1 0 0 2．JK触发器 在输入信号为双端的情况下，JK触发器是功能完善.使用灵活和通用性较强的一种触发器。本实验采用74LS112双JK触发器，是下降边沿除法的边沿触发器。引脚功能和逻辑符号如图8-2所示。 JK触发器的状态方程为 J和K是数据输入端是触发器状态更新的依据，若J。K有两个或两个以上输入端时，组成“与”的关系。Q和为两个互补输出端。通常把Q=0，=1的状态顶为触发器“0”状态；而把Q=1，=0定为“1”状态。
16 15 14 13 12 11 10 9 图8-2 74LS112双JK触发器引脚排列及逻辑符号 下降沿触发JK触发器的功能表如8-2所示表8-2 输入输出 CP J K 0 1 ××× 1 0 1 0 ×××0 1 0 0 ××× 1 1 ↓0 0 1 1 ↓ 1 0 1 0 1 1 ↓0 1 0 1 1 1 ↓ 1 1 1 1 ↑×× 注：×—任意态↓—高到低电平跳变↑—低到高电平跳变 （）—现态（）—次态￠—不定态 JK触发器常被用作缓冲存储器，位移寄存器和计数器 3．D触发器 在输入信号为单端的情况下，D触发器用来最为方便，其状态方程为=，其输出 状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只 取决于时钟到来前D端的状态，D触发器的应用很广，可用作数信号的寄存，位移寄存，分 频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74。四D74LS175， 六D74LS174等 图8-3为双D74LS74的引脚排列及逻辑符号。功能表如表8-3。 图8-3 74LS74引脚排列及逻辑符合