北京邮电大学数字电路与逻辑
设计实验
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实验一 Quartus II原理图输入法设计
一、实验目的：
(1)熟悉Quartus II原理图输入法进行电路设计和仿真
(2)掌握Quartus II 图形模块单元的生成与调
(3)熟悉实验板的使用
二、实验所用器材：
(1)计算机
(2)直流稳压电源
(3)数字系统与逻辑设计实验开发板
三、实验任务要求
(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模
块单元。
(2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，
并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。
(3)用3线-8线译码器（74LS138）和逻辑门设计实现函数
,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。
四、设计思路和过程
（1）半加器的设计
半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。
在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。
1．列出真值表
半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。
2
该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB
所以，可以用一个两输入异或门和一个两输入与门实现。
（3）74138实现函数
74138，是一个3到8的译码器，其输出为低电平有效，使能端G1为高电平有效，/G2,/G3为低电平有效，当其中一个为高电平，输出端全部为1！在中规模集成电路中译码器有几种型号，使用最广泛！
要实现的函数用最小项表示如下
F(C,B,A)=∑m(0,2,4,7)实现时，只要将相应输出用一个四输入与非门实现即可。ATTENTION:
1.74138的输出是低电平有效，故实现逻辑功能时，输出端不可接或门及或非门（因为每次仅一个为低电平，其余皆为高电平）；
2.74138与前面不同的是，其有使能端，故使能端必须加以处理，否则无法实现需要的逻辑功能。下图给出了其最终的电路。
五、实验原理图及仿真波形图
(1)半加器
半加器原理图
仿真波形
仿真波形图分析:根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。（2）全加器
全加器原理图
仿真波形
仿真波形图分析：根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能
(2)74138实现函数原理图
仿真波形图
仿真波形图分析：，当且仅当ABC输入为000、010、100、111时，F=1,可知电路实现了函数。
六、故障及问题分析
在本次实验中，由于实验较为简单，只要认真听老师讲课，细心实验，基本没有大的故障出现。出现的问题主要为当输入频率较高时，输出结果易受器件延迟时间影响。此外，对于多输入的电路，静态功能冒险还是会存在的，在某些情况下应该加入选通脉冲来消除静态功能冒险。……………………
七、总结和结论
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