集成电路设计基础复习分析

集成电路考前必备复习考点集成电路设计考点填空题1.NM L和NM H的概念，热电势，D触发器，D锁存器，施密特触发器。

低电平噪声容限：VIL-VOL高电平噪声容限：VOH-VIH这一容限值应该大于零热电势：两种不同的金属相互接触时，其接触端与非接触端的温度若不相等，则在两种金属之间产生电位差称为热电势。

2.MOS晶体管动态响应与什么有关？（本征电容P77）MOS晶体管的动态响应值取决于它充放电这个期间的本征寄生电容和由互连线及负载引起的额外电容所需要的时间。

本征电容的来源：基本的MOS结构、沟道电荷以及漏和源反向偏置PN结的耗尽区。

3.设计技术（其他考点与这种知识点类似）P147怎样减小一个门的传播延时：减小CL：负载电容主要由以下三个主要部分组成：门本身的内部扩散电容、互连线电容和扇出电容。

增加晶体管的宽长比提高VDD4.有比逻辑和无比逻辑。

有比逻辑：有比逻辑试图减少实现有一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价。

这样的门不是采用有源的下拉和上拉网络的组合，而是由一个实现逻辑功能的NMOS 下拉网络和一个简单的负载器件组成。

无比逻辑：逻辑电平与器件的相对尺寸无关的门叫做无比逻辑。

有比逻辑：逻辑电平是由组成逻辑的晶体管的相对尺寸决定的。

5.时序电路的特点：记忆功能的原理：（a）基本反馈；（b）电容存储电荷。

6.信号完整性。

（电荷分享，泄露）信号完整性问题：电荷泄露电荷分享电容耦合时钟馈通7.存储器与存储的分类按存储方式分随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。

顺序存储器：只能按某种顺序来存取，存取时间和存储单元的物理位置有关。

按存储器的读写功能分只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。

随机读写存储器(RAM)：既能读出又能写入的半导体存储器。

按信息的可保存性分非永久记忆的存储器：断电后信息即消失的存储器。

集成电路设计⽅法--复习提纲1.什么叫IC 的集成度？⽬前先进的IC规模有多⼤？集成度就是⼀块集成电路芯⽚中包含晶体管的数⽬，或者等效逻辑门数2012年5⽉ 71亿晶体管的NVIDIA的GPU 28nm2.什么叫特征尺⼨？特征尺⼨通常是指是⼀条⼯艺线中能加⼯的最⼩尺⼨，反映了集成电路版图图形的精细程度，如MOS晶体管的沟道长度，DRAM结构⾥第⼀层⾦属的⾦属间距（pitch）的⼀半。

3.⽬前主流的硅圆⽚直径是多少？12英⼨4.什么叫NRE(non-recurring engineering)成本?⽀付给研究、开发、设计和测试某项新产品的单次成本。

在集成电路领域主要是指研发⼈⼒成本、硬件设施成本、CAD⼯具成本以及掩膜、封装⼯具、测试装置的成本，产量⼩，费⽤就⾼。

5.什么叫recurring costs？重复性成本，每⼀块芯⽚都要付出的成本，包括流⽚费、封装费、测试费。

也称可变成本，指直接⽤于制造产品的费⽤，因此与产品的产量成正⽐。

包括：产品所⽤部件的成本、组装费⽤以及测试费⽤。

6.什么叫有⽐电路？靠两个导通管的宽长⽐不同，从⽽呈现的电阻不同来决定输出电压，它是两个管⼦分压的结果，电压摆幅由管⼦的尺⼨决定。

7.IC制造⼯艺有哪⼏种？双极型模拟集成电路⼯艺、CMOS⼯艺、BiCMOS⼯艺8.什么叫摩尔定律？摩尔定律⾯临什么样的挑战？当价格不变时，积体电路上可容纳的电晶体数⽬，约每隔24个⽉（现在普遍流⾏的说法是“每18个⽉增加⼀倍”）便会增加⼀倍，性能也将提升⼀倍；或者说，每⼀美元所能买到的电脑性能，将每隔18个⽉翻两倍以上。

⾯临⾯积、速度和功耗的挑战。

9.什么叫后摩尔定律？后摩尔定律下IC设计⾯临哪些挑战？解决⽅案？多重技术创新应⽤向前发展，即在产品多功能化(功耗、带宽等)需求下，将硅基CMOS和⾮硅基等技术相结合，以提供完整的解决⽅案来应对和满⾜层出不穷的新市场发展。

挑战：a单芯⽚的处理速度越来越快，主频越来越⾼，热量越来越多b.互联线延迟增⼤解决⽅案：1.多核、低功耗设计2.3D互联、⽆线互联、光互连延续摩尔定律“尺⼨更⼩、速度更快、成本更低”，还会利⽤更多的技术创新：节能、环保、舒适以及安全性架构：多核散热：研发新型散热器更薄的材料：⽤碳纳⽶管组装⽽成的晶体管速度更快的晶体管：超薄⽯墨烯做的晶体管纳⽶交叉线电路元件：忆阻器光学互联器件分⼦电路、分⼦计算、光⼦计算、量⼦计算、⽣物计算10. IC按设计制造⽅法不同可以分为哪⼏类？全定制IC：硅⽚各掩膜层都要按特定电路的要求进⾏专门设计半定制IC：全部逻辑单元是预先设计好的，可以从单元苦衷调⽤所需单元来掩模图形，可使⽤相应的EDA软件，⾃动布局布线可编程IC ：全部逻辑单元都已预先制成，不需要任何掩膜，利⽤开发⼯具对器件进⾏编程，以实现特定的逻辑功能。

集成电路原理与设计重点内容总结第一章绪论摩尔定律：（P4）集成度大约是每18个月翻一番或者集成度每三年4倍的增长规律就是世界上公认的摩尔定律。

集成度提高原因：一是特征尺寸不断缩小，大约每三年缩小一2倍；二是芯片面积不断增大，大约每三年增大1.5倍；三是器件和电路结构的不断改进。

等比例缩小定律：（种类优缺点）（P7-8）1. 恒定电场等比例缩小规律（简称CE定律）a. 器件的所有尺寸都等比例缩小K倍，电源电压也要缩小K倍，衬底掺杂浓度增大K倍,保证器件内部的电场不变。

b. 集成度提高忆倍，速度提高K倍，功耗降低K2倍。

c. 改变电源电压标准，使用不方便。

阈值电压降低，增加了泄漏功耗。

2. 恒定电压等比例缩小规律（简称CV定律）a. 保持电源电压和阈值电压不变，器件的所有几何尺寸都缩小K倍，衬底掺杂浓度增加忆倍。

b. 集成度提高忆倍，速度提高K2倍。

c. 功耗增大K倍。

内部电场强度增大，载流子漂移速度饱和，限制器件驱动电流的增加。

3. 准恒定电场等比例缩小规则（QCE）器件尺寸将缩小K倍，衬底掺杂浓度增加K（1< <K）倍，而电源电压则只变为原来的/K倍。

是CV和CE的折中。

需要高性能取接近于K,需要低功耗取接近于1。

写出电路的网表：A BJT AMPVCC 1 0 6Q1 2 3 0 MQRC 1 2 680RB 2 3 20KRL 5 0 1KC1 4 3 10UC2 2 5 10UVI 4 0 AC 1.MODEL MQ NPN IS=1E-14+BF=80 RB=50 VAF=100.OP.END其中.MODEL为模型语句，用来定义BJT晶体管Q1的类型和参数。

常用器件的端口电极符号器件名称端口付号缩与Q （双极型晶体管） C （集电极），B （基极），E （发射极），S （衬底）M （MO场效应管） D （漏极），G （栅极），S （源极），B （衬底）J （结型场效应管） D （漏极），G （栅极），S （源极）B （砷化镓场效应管） D （漏极），G （栅极），S （源极）电路分析类型.OP直流工作点分析.TRAN瞬态分析• DC直流扫描分析• FOUR傅里叶分析•TF传输函数计算.MC豕特卡罗分析•SENS灵敏度分析•STEP参数扫描分析.AC交流小信号分析•WCASE最坏情况分析• NOISE噪声分析•TEMP温度设置第二章集成电路制作工艺集成电路加工过程中的薄膜：（P15）热氧化膜、电介质层、外延层、多晶硅、金属薄膜。

考试题型：一：填空题（7个题目，30分）二：简答题（4个题目，每小题6分，共24分）三：分析设计题（4个题目，10+12+12+12=46分）复习题目及参考答案：填空题1．按规模分类集成电路主要有哪些？小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（LSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI）。

2．什么是摩尔定律？参看教材第4页。

3．光刻的工艺过程有哪些？4. 什么是Scaling-down？Scaling-down是指集成电路中的器件尺寸等比例缩小，为了保证器件性能不变差，衬底掺杂浓度要相应增大。

5．影响阈值电压的因素有哪些？6．CMOS逻辑电路中NMOS管是增强型，PMOS管是增强型；NMOS管的体端接地，PMOS 管的体端接V。

D D7．CMOS逻辑电路的功耗由3部分组成，分别是动态功耗、开关过程中的短路功耗和静态功耗；增大器件的阈值电压有利于减小短路功耗和静态功耗。

8．饱和负载NMOS反相器的3个主要缺点是：输出高电平有阈值损失，输出低电平不是0，与比例因子Kr相关，输出低电平时有静态功耗。

9．三态输出电路的3种输出状态是：高电平、低电平和高阻态。

10.什么是衬偏效应？11.什么是上升时间和下降时间，什么是传输延迟时间？简答题1．MOS晶体管的三层结构，三个区域和四个电极分别指什么？参看教材第18页。

2．什么是闩锁效应？其防护措施是什么？答：闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

防护措施：减小阱区和衬底的寄生电阻；降低寄生双极晶体管的增益；使衬底加反向偏压；加保护环；用外延衬底；采用SOICMOS 技术。

3．深亚微米CMOS工艺的主要改进是什么？答：1)浅沟槽隔离代替LOCOS隔离；2)外延双阱工艺代替单阱工艺；3)逆向掺杂和环绕掺杂代替均匀的沟道掺杂；4)对NMOS、PMOS分别采用n+ 、p+硅栅；5)在沟道两端形成很浅的源、漏延伸区；6)硅化物自对准结构；7)铜互联代替铝互联。

集成电路设计基础集成电路设计是现代电子技术中的重要组成部分，它涉及到电路设计、布局、布线、仿真、验证等多个环节。

本文将从集成电路设计的基础知识入手，介绍一些常用的设计方法和流程。

一、集成电路设计的基本概念集成电路是将多个电子元器件集成在一块芯片上的电路。

它的设计过程主要包括逻辑设计和物理设计两个阶段。

逻辑设计是指根据电路的功能要求，使用逻辑门和触发器等基本逻辑单元，设计出满足特定功能的逻辑电路。

物理设计则是将逻辑电路映射到实际的物理布局上，包括芯片的布局、布线和电路的优化等。

二、集成电路设计的方法1. 逻辑设计方法逻辑设计是集成电路设计的第一步，它决定了电路的功能和性能。

常用的逻辑设计方法包括门级逻辑设计、寄存器传输级（RTL）设计和行为级设计等。

门级逻辑设计是指将逻辑电路表示为逻辑门的组合，可以使用与、或、非等基本逻辑门进行逻辑运算。

寄存器传输级设计则是将逻辑电路表示为寄存器和数据传输器的组合，它可以更直观地描述电路的数据流动。

行为级设计是指使用高级语言（如Verilog、VHDL等）描述电路的功能和行为。

2. 物理设计方法物理设计是将逻辑电路映射到实际的物理布局上，其目标是在满足电路功能和性能要求的前提下，尽可能减小电路的面积和功耗。

物理设计的主要步骤包括芯片的布局、布线和电路的优化。

芯片的布局是指将电路的各个逻辑单元按照一定的规则放置在芯片上，以满足电路的连接要求和良好的电路布局。

布线是指将逻辑单元之间的连线完成，使其能够正常传递信号。

布线的目标是尽量减小连线的长度和延迟，提高电路的运行速度。

电路的优化是指对布局和布线进行进一步的优化，以减小芯片的面积和功耗。

常用的优化方法包括逻辑优化、时钟树优化和功耗优化等。

三、集成电路设计的流程集成电路设计的流程一般包括需求分析、逻辑设计、验证、物理设计和后端流程等多个阶段。

需求分析阶段是确定电路的功能和性能要求，以及电路的输入输出特性等。

逻辑设计阶段是根据需求分析的结果，设计出满足功能和性能要求的逻辑电路。

1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。

2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。

3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。

4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH WI C V V Lμ=-），不能使用β或K 来表示。

5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于（21(||)2D P ox SG TH WI C V V Lμ=--），不能使用β或K 来表示。

6. 对于工作在饱和区的NMOS 而言，其g m 等于（2Dm GS THI g V V =-），只能有I D 和过驱动电压表示。

7. 对于工作在饱和区的NMOS 而言，其g m等于（m g =），只能有I D 、W 、L 以及工艺参数表示。

8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。

9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。

10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。

11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。

12. 分析MOS 共栅放大电路，其电流增益约等于（1）。

13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。

14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。

1. 根据MOS管特征曲线划分的四个工作区域中，可以作为电流源的区域为（ B ）。

A 线性区B 饱和区C 截止区D 三极管区2. 根据MOS管特征曲线划分的四个工作区域中，可以作为MOS电阻的区域为（ A ）。

集成电路设计方法--复习提纲2、实际约束：设计最优化约束：建立时钟，输入延时，输出延时，最大面积设计规则约束：最大扇出，最大电容39.静态时序分析路径的定义静态时序分析通过检查所有可能路径上的时序冲突来验证芯片设计的时序正确性。

时序路径的起点是一个时序逻辑单元的时钟端，或者是整个电路的输入端口，时序路径的终点是下一个时序逻辑单元的数据输入端，或者是整个电路的输出端口。

40.什么叫原码、反码、补码？原码：X为正数时，原码和X一样；X为负数时，原码是在X的符号位上写“1”反码：X为正数是，反码和原码一样；X为负数时，反码为原码各位取反补码：X为正数时，补码和原码一样；X为负数时，补码在反码的末位加“1” 41.为什么说扩展补码的符号位不影响其值？ SSSS SXXX = 1111 S XXX + 1 ——2n2n12n1例如1XXX=11XXX,即为XXX-23=XXX+23-24.乘法器主要解决什么问题？ 1.提高运算速度2.符号位的处理43.时钟网络有哪几类？各自优缺点？ 1. H树型的时钟网络：优点：如果时钟负载在整个芯片内部都很均衡，那么H 树型时钟网络就没有系统时钟偏斜。

缺点：不同分支上的叶节点之间可能会出现较大的随机偏差、漂移和抖动。

2. 网格型的时钟网络优点：网格中任意两个相近节点之间的电阻很小，所以时钟偏差也很小。

缺点：消耗大量的金属资源，产生很大的状态转换电容，所以功耗较大。

3.混合型时钟分布网络优点：可以提供更小的时钟偏斜，同时，受负载的影响比较小。

缺点：网格的规模较大，对它的建模、自动生成可能会存在一些困难。

总线的传输机制？1. 早期：脉冲式机制和握手式机制。

脉冲式机制：master发起一个请求之后，slave在规定的t时间内返回数据。

握手式机制：master发出一个请求之后，slave在返回数据的时候伴随着一个确认信号。

这样子不管外设能不能在规定的t时间内返回数据，master都能得到想要的数据。

集成电路设计复习题绪论1．画出集成电路设计与制造的主要流程框架。

2．集成电路分类情况如何？集成电路设计1．层次化、结构化设计概念，集成电路设计域和设计层次2．什么是集成电路设计？集成电路设计流程。

（三个设计步骤：系统功能设计逻辑和电路设计版图设计）3．模拟电路和数字电路设计各自的特点和流程4．版图验证和检查包括哪些内容？如何实现？5．版图设计规则的概念，主要内容以及表示方法。

为什么需要指定版图设计规则？6．集成电路设计方法分类？（全定制、半定制、PLD）7．标准单元/门阵列的概念，优点/缺点，设计流程8．PLD设计方法的特点，FPGA/CPLD的概念9．试述门阵列和标准单元设计方法的概念和它们之间的异同点。

10．标准单元库中的单元的主要描述形式有哪些？分别在IC设计的什么阶段应用？11．集成电路的可测性设计是指什么？Soc设计复习题1.什么是SoC？2.SoC设计的发展趋势及面临的挑战？3.SoC设计的特点?4.SoC设计与传统的ASIC设计最大的不同是什么？5.什么是软硬件协同设计？6.常用的可测性设计方法有哪些？7. IP的基本概念和IP分类8.什么是可综合RTL代码?9.么是同步电路，什么是异步电路，各有什么特点？10.逻辑综合的概念。

11.什么是触发器的建立时间（Setup Time），试画图进行说明。

12.什么是触发器的保持时间（Hold Time），试画图进行说明。

13. 什么是验证，什么是测试，两者有何区别？14.试画图简要说明扫描测试原理。

绪论1、 画出集成电路设计与制造的主要流程框架。

2、集成电路分类情况如何？集成电路设计1． 层次化、结构化设计概念，集成电路设计域和设计层次分层分级设计和模块化设计．将一个复杂的集成电路系统的设计问题分解为复杂性较低的设计级别，⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路这个级别可以再分解到复杂性更低的设计级别；这样的分解一直继续到使最终的设计级别的复杂性足够低，也就是说，能相当容易地由这一级设计出的单元逐级组织起复杂的系统。

《集成电路原理与设计》重点内容总结引言集成电路（Integrated Circuit, IC）作为现代电子工程的核心，其设计和制造技术的发展极大地推动了信息技术的进步。

《集成电路原理与设计》课程涵盖了IC设计的基础理论、工艺技术、设计流程和应用实例，对于电子工程领域的学生和专业人士具有重要意义。

第一部分：集成电路基础1.1 集成电路概述集成电路是将大量电子元件（如晶体管、电阻、电容等）集成在一块半导体材料（通常是硅）上的微型电子器件。

IC的出现极大地减小了电子设备的体积，提高了性能，降低了成本。

1.2 半导体物理基础半导体物理是IC设计的基础。

重点内容包括：半导体材料的特性，如硅和锗的电子结构。

PN结的形成和特性。

载流子（电子和空穴）的行为。

半导体中的扩散和漂移现象。

1.3 晶体管原理晶体管是IC中最基本的放大和开关元件。

重点内容包括：双极型晶体管（BJT）和金属氧化物半导体场效应晶体管（MOSFET）的工作原理。

晶体管的电流-电压特性。

晶体管的开关时间和速度。

第二部分：集成电路设计2.1 设计流程IC设计包括前端设计和后端设计两个主要阶段。

重点内容包括：系统规格定义和功能模块划分。

逻辑设计和电路设计。

物理设计，包括布局、布线和验证。

2.2 设计工具和方法IC设计涉及多种计算机辅助设计（CAD）工具和方法。

重点内容包括：硬件描述语言（如VHDL和Verilog）的使用。

逻辑综合和优化技术。

时序分析和仿真。

2.3 工艺技术IC的制造工艺对设计有重要影响。

重点内容包括：CMOS工艺流程。

工艺参数对IC性能的影响。

新型工艺技术，如FinFET和SOI。

第三部分：集成电路应用3.1 数字集成电路数字IC是实现数字逻辑功能的核心。

重点内容包括：门电路和触发器的设计。

算术逻辑单元（ALU）和微处理器的设计。

存储器的设计，如SRAM、DRAM和Flash。

3.2 模拟集成电路模拟IC用于处理模拟信号。

重点内容包括：放大器、滤波器和振荡器的设计。

集成电路设计基础复习要点第一章集成电路设计概述1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一年为此获得诺贝尔奖？3、什么是晶圆？晶圆的材料是什么？4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶圆尺寸是多少？5、摩尔是哪个公司的创始人？什么是摩尔定律？6、什么是SoC？英文全拼是什么？7、说出Foundry、Fabless和Chipless的中文含义。

8、什么是集成电路的一体化(IDM)实现模式？9、什么是集成电路的无生产线(Fabless)设计模式？10、目前集成电路技术发展的一个重要特征是什么？11、一个工艺设计文件(PDK)包含哪些内容？12、什么叫“流片”？13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？14、集成电路设计需要哪些知识范围？15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电路设计工具？16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是什么？每个对应产品芯片上大约有多少晶体管数目？17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有哪些？18、境外主要代工厂家和主导工艺有哪些？第二章集成电路材料、结构与理论1、电子系统特别是微电子系统应用的材料有哪些？2、常用的半导体材料有哪些？3、半导体材料得到广泛应用的原因是什么？4、为什么市场上90%的IC产品都是基于Si工艺的？5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多少？7、GaAs集成电路主要有几种有源器件？8、为什么说InP适合做发光器件和OEIC？9、IC系统中常用的几种绝缘材料是什么？10、什么是欧姆接触和肖特基接触？11、多晶硅有什么特点？12、什么是材料系统？13、什么是半导体材料系统？14、异质半导体材料的主要应用有哪些？15、晶体和非晶体的区别是什么？16、本征半导体有何特点？17、什么是扩散运动？什么是漂移运动？18、PN结的主要特点是什么？19、双极型三极管三个区有什么不同？20、简述双极型三极管发射结，集电结在不同偏置时的工作状态。

集成电路复习重点摩尔定律：集成度大约是每18个月翻一番的增长规律。

CE定律要求所有几何尺寸，包括横向和纵向尺寸，都缩小K倍；衬底掺杂浓度增大K倍；电源电压下降K倍。

CV定律要求所有几何尺寸都缩小K倍，衬底浓度增大K2倍；电源电压保持不变；以便使内部的耗尽层宽度和外部尺寸一起缩小。

QCE定律要求器件尺寸K倍缩小，衬底浓度增大αK倍，电源电压α/K倍（1﹤α﹤K）减小，使耗尽层宽度和器件尺寸一样缩小，同时维持器件内部电场分布不变，但是电场强度增大倍。

集成电路加工的三种操作：1、形成薄膜2、形成图形3、掺杂光刻步骤：1、气相成底膜2、旋转涂胶3、软烘4、对准和曝光5、曝光后烘焙6、显影7、坚膜烘焙8、显影检查N阱：在P型衬底上扩散N型区P阱：在N型衬底上扩散P型区闩锁效应：由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的N-P-N-P结构，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

防止闩锁效应的措施：1、减小阱区与衬底的寄生电阻2、降低寄生双极晶体管的增益3、使衬底反向偏压4、加保护环5、用外延衬底6、采用SOI工艺版图设计规则：1、微米规则：直接以微米为单位给出各种图形尺寸的要求优点：灵活性大，更能针对实际工艺水平缺点：通用性差2、λ规则：以λ为单位给出各种图形尺寸的相对值，λ是工艺中能实现的最小尺寸，一般用套刻间距作为λ值，可取栅长的一半优点：通用性强，适合CMOS按比例缩小的发展规律缺点：对深亚微米CMOS工艺不能简单套用λ规则SOI材料的三种技术：1、注氧隔离技术2、键合减薄技术3、智能剥离技术SOICMOS的优越性：1、每个器件都被氧化层包围，完全与周围的器件隔离，从根本上消除了闩锁效应2、减小了pn结电容和互连线的寄生电容3、不用做阱，简化工艺，极小面积4、极大的减小了源、漏区pn结面积，从而减小了pn结泄漏电流5、有很好的抗辐照功能6、实现三维立体集成阈值电压：沟道区源端半导体表面达到强反型所需的栅压，它是MOS 晶体管导通和截止的分界点。

《集成电路分析与设计》总复习第一章节1、什么是电路？将各种类型的电子元器件按照一定的规则连接起来,从而完成一定的功能。

2、什么是集成电路？所谓集成电路，就是通过在半导体单晶结构材料上制作各种元器件（通常称之为“集成电路的器件结构”），并且按照电路规则，将其连接从而形成的一个具备一定功能、指标的电路结构。

这里所有的器件，都是通过相应的结构形式，制作在半导体单晶材料上面的。

3、按照导电载流子类型分类，通常集成电路分为哪几种类型？按照载流子类型分类，集成电路通常分为：•、“双极型集成电路”（BJT）即：参与导电的载流子既有空穴又有电子；②、“单极型集成电路”（MOS）即：参与导电的载流子只有空穴或电子；③、结合两种形式各自优点而产生出来的混合设计形式的集成电路（Bi-CMOS）。

这种分类方式通常也称为按器件结构类型分类。

4、集成电路分析与设计过程中常用到的EDA工具主要有哪几类？目前市面上最为主流的设计工具有：①、Candence EDA软件②、Synopsys EDA软件③、Mentor EDA软件第二章节3、双极型集成电路中的二极管，一般采用晶体管的不同连接方式构成；或者采用晶体管中单独PN结构成。

4、MOS集成电路的有源寄生•场区寄生MOSFET•寄生双极晶体管•寄生PNPN效应（闩锁（Latch up）效应）第三章节1、集成电路版图设计集成电路版图（Integrated Circuit Layout），是真实集成电路物理情况的平面几何形状描述。

•版图(Layout)是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。

•集成电路制造厂家根据这些数据来制造掩膜。

•掩膜上的图形决定着芯片上器件或连接物理层的尺寸。

因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。

•由于器件的物理特性和工艺的限制等原因，版图的设计必须遵守特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术水平而制定的。

1、解释基本概念：集成电路，集成度，特征尺寸参考答案：A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。

B、集成度是指在每个芯片中包含的元器件的数目。

C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。

2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE参考答案：IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction3、试述集成电路的几种主要分类方法参考答案：集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。

根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。

按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。

按基片结构形式，可分为单片集成电路和混合集成电路两大类。

按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。

按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。

4、试述“自顶向下”集成电路设计步骤。

参考答案：“自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。

集成电路复习总结第一篇：集成电路复习总结1、中英名词解释（1）IC（Integrated Circuit）：集成电路，是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容、电感等无源器件，按照一定的电路互联，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。

（2）摩尔定律（Moore's Law）：芯片上晶体管数目每隔18个月翻一番或每三年翻两番，性能也会增加一倍。

（3）SOC（system on chip）：在一个微电子芯片上将信息的采集、传输、存储、处理等功能集成在一起而构成系统芯片。

（4）EDA（Electronic-System Design Automation）：电子设计自动化（5）能带：能量越高的能级，分裂的能级越多，分裂的能级也就相邻越近，这些邻近的能级看起来就像连续分布，这样的多条相邻近的能级被称为能带（6）本征半导体：是一种完全纯净的、结构完整的半导体晶体。

（经过一定的工艺过程将纯净的半导体制成的单晶体称为本征半导体。

导带中的自由电子与价带中的空穴都能参与导电。

）（7）肖特基接触：金属与半导体接触并且金属的费米能级低于N 型半导体或高于P型半导体的费米能级，这种接触为肖特基接触。

（8）MESFET：（Metal-Semiconductor Filed Effect Transistor），即金属-半导体场效应晶体管（9）Spice（Simulation Program with Integrated Circuit Emphasis）：集成电路仿真程序，主要用来在电路硬件实现之前读电路进行仿真分析。

（10）FPGA(Filed Programmable Gate Array)：现场可编程门阵列。

（又称逻辑单元阵列，Logic Cell A）（11）IP（Intellectual Property）：知识产权。

集成电路设计（集成电路工程工程）专业课复习经验：
1. 模电一定要用《电子电路基础》刘京南电子工业出版社这本书，真题很多是这里面的课后题，再买一本配套的答案《电子电路基础学习指导》东南大学出版社，淘宝上都有。

2. 数电无所谓了，我用的是阎石的第五版，课外书推荐《研究生入学考试考点解析与真题详解-数字电子技术》
3. 真题只看近五年的进可以了
2013年复试笔试基本上是以前的真题和课后题，要把09年以及09年以后的真题和指定教材的课后题弄懂，应该就没问题了。

l来自l考研论坛。

《集成电路设计基础》复习大纲
重点是CMOS电路结构和设计分析。

具体范围如下：
1．模拟集成电路设计、制造过程的基本概念（包括掩膜的技术功能、掩膜在制造过程中的应用、简单版图识别）。

（参考书第1、2章）。

2．基本MOS器件的模型及其分析方法（包括MOS管基本模型、直流特性、频率特性）。

（参考书第3章）。

3．CMOS基本模拟单元电路分析（参考书第4章）
4．CMOS放大器基本结构和特性参数分析（参考书第5章）。

5. 二级运算放大器分析与设计基础（参考书第6章）
本次考试的基本形式为选择题、简答题、计算题和设计题。

本次考试不要求死记公式。

参考书：Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design, Second Edition, 电子工业出版社，2007年8月。

2012.09.10。

集成电路设计基础集成电路设计是指将多个电子组件、电路和功能集成到一个芯片上的过程。

集成电路设计基础涉及到电路理论、电子元器件、逻辑门电路、模拟电路和数字电路等知识。

以下是集成电路设计的一些基本概念和原理：1. 逻辑门电路：逻辑门电路是集成电路设计中常用的基本模块，用于实现逻辑运算功能，如与门、或门、非门、与非门、或非门等。

逻辑门的输入和输出可以是二进制电平信号，用来处理和控制数字信号。

2. 模拟电路：集成电路设计中的模拟电路用于处理连续信号，如声音、光线等模拟信号。

常见的模拟电路包括放大器、滤波器、比较器等。

3. 数字电路：数字电路用于处理离散的数字信号，如计算机和数字通信系统中常见的逻辑电路。

数字电路设计需要考虑时钟信号、时序问题和逻辑门之间的关系。

4. CMOS技术：CMOS（Complementary Metal-Oxide-Semiconductor）技术是集成电路设计中常用的工艺技术，利用N型和P型金属-氧化物-半导体（MOS）晶体管组成的互补结构。

CMOS技术具有低功耗、高噪声抑制和高集成度等优点。

5. 时钟和时序设计：在集成电路设计中，时钟信号非常重要，用来同步各个模块的操作。

时序设计关注信号的传输延迟、稳定性和数据的正确性。

6. 物理设计：物理设计是将逻辑设计转化为实际的芯片布局和电路连接。

物理设计需要考虑电磁兼容性、布线规则和电路间的电气参数等。

7. 电路仿真和验证：在集成电路设计过程中，电路仿真和验证是非常重要的环节，用于验证电路的功能和性能。

常用的电路仿真工具有SPICE和Verilog等。

集成电路设计基础是进一步进行高级集成电路设计和系统级设计的基础，对于理解和掌握集成电路设计流程和理论非常重要。

集成电路原理及设计复习资料一、基础知识第二章集成电路中的寄生一、关于寄生1、通过隔离把硅片分成一定数目的相互绝缘的隔离区2、在各个隔离区制作晶体管，电阻等元件3、制作互连线，把各个元件按照一定功能连接起来答：在通常情况下，V DD与V SS之间有一个反偏的阱——衬底结隔离，只有一个很小的二极管漏电流在其间流过。

但在一定的外界因素触发下(如大的电源脉冲干扰或输入脉冲干扰，特别是在γ射线瞬时辐照下)，V DD和V SS之间会感生一个横向电流I RS，而使P沟MOSFET 源区P＋周围的N衬底电位低于P＋源区，当这个电位差达到一定程度后(＞0.7V)，会导致P ＋——衬底结正偏，少数载流子空穴从P＋源区注入衬底。

如果P＋源区接近P－阱，则一部分空穴被衬底反偏结收集，寄生的横向PNP管导通，同样，阱内的横向电流I RW会使寄生的纵向NPN管导通。

这两个寄生三极管都导通时，就形成一个正反馈闭合回路，此时即使外界的触发因素消失，在V DD和V SS之间也有电流流动，这就是所谓的“自锁现象”。

如果电源能提供足够大的电流，则由于自锁效应，电路将最终因电流过大而烧毁。

（4分）l产生自锁的基本条件有三个：（1）外界因素使两个寄生三极管的EB结处于正向偏置；（2）两个寄生三极管的电流放大倍数（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流I H（7分）消除自锁的方法（1）在版图设计时采用隔离环、伪收集极，加多电源接触孔和地接触孔的数目，加粗电源线和地线，对电源接触孔和地接触孔进行合理的布局等，以减小有害的电位梯度。

（2）工艺上对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低PNP管的βPNP；对于纵向寄生NPN管，工艺上降低其βNPN有效的办法是采用深阱扩散，来增加基区宽度；为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N＋—Si上外延N－作为衬底。