数字电路第5章触发器

时序图
CP
J
K Q
2013-8-5 阜师院数科院
0 0 1 1
(4-10)
§5.3电平触发的触发器
在实际应用中，触发器的翻转不但要受输入端的控制，通常更重 要的是要能按一定时间节拍来进行。为此,必须引入同步信号,使这 些触发器只有在同步信号到达时才按输入信号改变状态。通常把这 个同步信号叫做时钟脉冲（Clock Pulse）。
为了克服约束条件问题，又引出了主从JK 触发器。 2013-8-5 阜师院数科院
(4-27)
2、主从JK触发器
为了克服主从RS触 发器的约束条件问 题，只需将其输出 端Q和Q分别与其输 入端R和S连接，并 另引入两个输入端， 分别叫J和K，以资 与RS触发器区别。 这样就构成了主从 JK触发器。
Q Q
2013-8-5
阜师院数科院
(4-25)
例5.4.1在主从RS触发器的电路中,若CP、S和R的电 压波形如图所示，试画出Q和Q端的电压波形。设Q 的初始状态为0。
2013-8-5
阜师院数科院
(4-26)
主从SR触发器的动作特点（小结） 主从RS触发器只在时钟下降沿时翻转，即一个时 钟脉冲只翻转一次，所以克服了空翻问题。但由于 其主触发器和从触发器仍是同步RS触发器，故它还 不属真正的边沿触发器。在CP=1期间，输入信号R、 S不允许变化。 主从SR触发器的特性方程和状态转换图与同步 SR触发器相同，且仍存在约束条件问题。 Qn+1=S+RQn RS=0约束条件
Q
Q
CP=1时
Q
Q
& a
1
& b
1 & d
CP
RD
1 & c
R
1 SD
& a
1
& b
R
S
1 SD
RD
& c
S
CP 1
& d
S
(4-13)
0 R 触发器保持原态 阜师院数科院 2013-8-5
RS触发器的功能表
CP 0 1 1 1 1 R φ 0 0 1 1 S φ 0 1 0 1 1 0 Q
简化的功能表
Q* a
c
Q* 1
Q
b
从 触 发 器
Q1
d
a’
C’
b’ d’
主 1 触 发 器
R
S
CP
不变。CP由1变0时，从触发器被打开，主触发器状态传给 从触发器，触发器状态翻转。CP=0时，主触发器被封死， 2013-8-5 阜师院数科院 触发器状态保持。
(4-23)
综合上述分析，主从触发器一个CP 只能翻转一次。
注意：当RD、SD同时由0变 为1时，翻转快的门输出变为 0，另一个不能再翻转,且哪 S D 置位端 复位端 R D 个门先翻是未知的。因此， 逻辑符号 2013-8-5 该状态为不定状态。 阜师院数科院
(4-9)
例5.2.1由与非门构成的基本RS触发器电路中,已知 RD和SD的电压波形如图所示,试画出Q和Q端对应的 电压波形。 1100 0 11 0 0 011 1 1 01
一、电路结构和 工作原理
1、同步SR 触发器 直接清零端
输出端
Q a b
Q
RD
SD
直接置位端
c R
d
S
2013-8-5
阜师院数科院
CP
输入端
(4-11)
直接清零端、置位端的处理：
平时常 为 1
RD
Q
a b
Q
平时常 为 1
SD
c
直接清零端
d
直接置位端
R
2013-8-5
CP
阜师院数科院
S
(4-12)
CP=0时
R2
Q Q
S2
F从
C
CP
Q Q F 主
R1
C
1
S1
2013-8-5
K CP J 阜师院数科院
(4-28)
JK触发器的工作原理： J=K=0时：
Q Q
R2
Q Q
S2
保持原态
被封锁
F从
C
CP
Q
F主
C
Q
1
R1
S1
2013-8-5
=0 K CP J 阜师院数科院
=0
(4-29)
1→0 Q 0→1
Q 0→1
前沿处，输出交 叉反馈到F主。
CP
逻辑符号：
CP
后沿处，输出传递 到F从翻转完成。 S R Q
×× ×
Q*
Q
Q
Q
×
1R C1
1S
R
CP
S
表中 表示时钟高电平有效的 脉冲触发特性，而翻转时刻在下 2013-8-5 阜师院数科院 降沿。
0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1
0 1 0 1 0 1 0 1
Delay,无约束条件
Q
Q
基本RS 触 发器
& c
RD
& d
SD
导引门电 路
& a
CP
2013-8-5
& b D
输入端
(4-18)
阜师院数科院
CP=0时，a、b门被堵，输出保持原态：
Q
Q
保持
& c
RD
& d
1 1 & b
CP
SD
& a
0
D
(4-19)
2013-8-5
阜师院数科院
CP=1时，a、b门被打开，输出由D决定：
(4-3)
有关，即具有记忆功能。 由于G1和G2在电路中的作用 完全相同，所以习惯上将电路 画成图（b）的对称形式。并把 两个门的输出端分别用Q和Q表 示，输入端用SD和RD表示。 因为触发器在正常状态下， 其两个输出端（Q和Q）应该 是互补的，所以一般规定 Q=1，Q=0为触发器的1状态， Q=0，Q=1为触发器的0状态。
J=1，K=0时：
Q Q
Q Q
S2
Q=1时 Q* =1
F主被封 保持原态
F从
C
CP
R2
F主
0
R1
C
1
S1
0
1
2013-8-5
0
K =0阜师院数科院 CP J
=1
(4-32)
Q
J=0，K=1时：
Q Q
S2
Q*=0
Q
F从
C
CP
同样原理：
R2
F主
R1
C
1
S1
2013-8-5
=1 K CP J 阜师院数科院
§5.1 概述 §5.2 SR触发器 §5.3 电平触发的触发器 §5.4 脉冲触发的触发器 §5.5 边沿触发的触发器 §5.6 触发器的逻辑功能及其描述 *§5.7 触发器的动态特性
2013-8-5 阜师院数科院
第五章 触发器
(4-1)
§5.1 概述
触发器的功能：具有记忆功能，能存储数字信号。 记忆功能具体地说，输出状态不只与现时的输 入有关，还与原来的输出状态有关。 触发器的特点：在输入信号的作用下，它能够从一 种状态 ( 0 或 1 )转变成另一种状态 ( 1 或 0 )。 形象地说， 电路具有“一触即发”的特点。 触发器的分类： 按功能分：有R-S触发器、D型触发器、JK触发 器、T型触发器等； 按触发方式划分：有电平触发方式、主从触发 2013-8-5 (又称为脉冲触发）方式和边沿触发方式 。 阜师院数科院
阜师院数科院
RD
c
R
2013-8-5
d
S
CP
(4-16)
例5.3.1 已知电平触发SR触发器的输入信号波形如图5.3.3 所示，试画出Q、Q’的电压波形。设触发器的初始状态为Q=0。
1
0
图5.3.3 例5.3.1 的电压波形图
2013-8-5 阜师院数科院
(4-17)
2、 电平触发的D(D锁存器）
SD RD 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
Q* 0 1 0 0 1 1 0① 0①
由或非门组成的基本RS触 发器的特性表如右： 阜师院数科院 2013-8-5
表中Q表示原来状 态，Q*表示输入信号 作用后的新态。
(4-4)
SR 锁存器可以由或非门构成,亦可以由与 非门构成，以下是与非门构成的SR锁存器。 反馈
1→0
J=K=1时：
Q
Qn+1=Qn
R2
F从
C
CP
Q
S2 1 0
1
1 0 R1
1 0
2013-8-5
F主
C
S1
10
=1 K CP J 阜师院数科院
=1
(4-30)
J=1，K=0时：
Q Q
R2
Q Q
S2
Q=0时 Q*=1
F从
C
CP
1
1
F主
R1
C
S1
0 =0
2013-8-5
1 =1
(4-31)
K CP J 阜师院数科院
0 1 1 1 0 0 1① 1①
(4-24)
RS触发器的真值表
CP
×
Q*的卡诺图
Q 0 RS 00 01 11 10
S R Q
×× ×
Q*
Q
0 0 1 1 0 0 1 1
0 0 0 0 1 1 1 1
0 1 0 1 0 1 0 1
0 1 1 1 0 0 1* 1*
0
1
X
0
1
1
1
X
0
Q*=S+RQ SR=0（约束条件）
R 0 0 1 1 S 0 1 0 1 Q* Q 1 0 不确定
Q*
保持 保持 0 1
不确定
Q*---下一状态（CP过后） Q ---原状态
Q
Q
R、S为高电平表示有信 号，低电平表示无信号。 逻辑符号
阜师院数科院
RD R C S SD
2013-8-5
(4-14)
例 画出同步SR触发器的输出波形 。假设Q的初始 状态为 0。
Set CP R S Q
Q
多次翻转
2013-8-5
Reset
使输出全为1
CP撤去后 状态不定
阜师院数科院
(4-15)
二、电平 触发方式的动作特点
Q a b
Q
1. 当CP = 0 时,无论R、S 为何 种取值组合，输出端均“保 持原态”。 2.在CP=1 整个时间内,它将c门 SD 和d门打开，控制端R、S的 的变化均会影响输出，故电 平触发的触发器存在空翻问 题。 说明此类触发器抗干 扰能力低。
0 SD 0
0 SD 0
输出变为：Q 1 Q 0
2013-8-5
Q 输出保持： 1 Q 0
(4-7)
阜师院数科院
输入RD=1, SD=1时 若原状态：Q 1
Q
保持！ 若原状态：Q 0
Q
Q0
Q1
0 0
& a
1
RD
1 Q 1 & b 1
1 1
& a 1
RD
0 Q 0 & b 0 1
若D=0
Q
1
& c
RD
0 & d
结论：Qn+1 = D Q Q
若D=1
0 1 & d
Q
& c
SD RD
0 & a
1
CP 1 2013-8-5
1 & b
1 & a 0 CP 1
0
SD
& b
D 1
(4-20)
D 0 阜师院数科院
功能表
D 0 1 Q* n+1 0 1
逻辑符号
Q
Q D 0 RD D C SD 0 0 特性方程： 状态图
RD
1 SD 1
Q1
1
1 SD 1
Q 输出仍保持： 0
2013-8-5
输出变为：Q 0 Q 1
(4-6)
阜师院数科院
输入RD=1, SD=0时 若原状态：Q 0 Q 1
Q
置“1” ！
若原状态： Q 1
Q
Q0
1 0
& a 1
RD
0 Q 1 & b
1
0 0
& a 1
RD
1 Q 1 & b 1
8
1
2
3
4
5
6
7
2013-8-5
1D 2D 允 VCC 3D 4D NC 许阜师院数科院
(4-22)
5.4 脉冲触发的触发器
一、电路结构和工作原理
1、主从SR触发器 为了克服同步RS触发器存在的空 翻问题，可以采用主从方式。主 从RS触发器就是用两个同步RS触 发器连接而成的。其中时钟信号 CP，通过一个反相器使其互补。 其工作原理非常简单： CP=1时，主触发器工作，从触发 器由于CP’=0被封死，触发器状态
(4-2)
5.2 SR锁存器
G1 vi1
≥1
（Set-Reset Latch）
vi1
SD
G1
≥1
v01
Qv 01
SD RD
S R
Q Q
G2 v02
1≤
vi2
RD
vi2
≥1
（a）
Q G2 （b）电路
v02
（c）符号
因为图（a）中G1和G2有一个输入端接低电平，故 V02 （= Vi1）和V01（= Vi1），即输出将随Vi1变化。 这说明该电路没有记忆功能。若将G1的接地输入端 不再接地，而与V02 接起来，情况就完全不同了。 这时V01和V02状态不仅与Vi1有关，还与其原有状态 2013-8-5 阜师院数科院
SD
0
SD 1
1
输出保持原状态： Q1 Q0
2013-8-5
பைடு நூலகம்
输出保持原状态： Q0 Q1
阜师院数科院
(4-8)
输入RD=0, SD=0时
Q
基本触发器的功能表 RD 1 0 1 0 SD Q Q 1 保持原状态 1 0 1 0 1 0 0 1 ① 1①
Q
Q
1
1 & b
Q
& a
0
RD
SD
0
输出：全是1
=0
(4-33)
功能表
J 0 0 1 1 K 0 1 0 1
* Qn+1 Qn 0 1 Qn
JK 00
01
11
10
0
1
0
1
0
0
1
0
1
1
Q
JK触发器的特性方程： Q*=JQ+KQ
JK
0X
2013-8-5
RD
Q
Q
1X
0 1
1J 1K C1 ＆ ＆
SD
X0
J1 J2
K1 K2
(4-34)
X1
状态转换图 阜师院数科院
1
1 1
例：画出D触发器的输出波形。 CP
Q*=D
D Q
Q
2013-8-5
阜师院数科院
(4-21)
D触发器也称 D锁存器，有集成组件的产品， 如74LS77(4位锁存器)、74LS75(4位双稳态锁存器)， 等等。
允 1Q 2Q 许 GND NC 3Q 4Q
14 13 12 11 10 9 74LS77 (4位锁存器)
Q
反馈
Q
两个输出端
& a
RD
2013-8-5
& b 两个输入端
SD
阜师院数科院
正是由于引入反馈，才使电路具有记忆功能 !
(4-5)
输入RD=0, SD=1时 若原状态：Q 0
Q
置“0”！ 若原状态：Q 1
Q
Q1
Q0
1 1
& a
0 Q 0 & b 0
0 1
& a
0
RD
1 Q 0 & b
0