数电_常用的时序逻辑功能器件

常用的时序逻辑功能器件主要有两种：
寄存器 存放二进制数，传输二进制信息 ，即代 码的寄存、移位、传输。 统计时钟脉冲的个数（数数、计数），分 频、定时、产生节拍脉冲。
计数器
7.1 计数器
7.1.1 二进制计数器
7.1.2 非二进制计数器 7.1.3 集成计数器
7.2 寄存器和移位寄存器
7.2.1 寄存器
f Q0
f Q1
f Q2
1 f CP 2
1 f CP 4
1 f CP 8
Q1
Q2
3tpd
8
图 7.1.3
说明:
计数脉冲的最小周期 Tmin= ntpd。 计数器也可作为分频器。
异步计数器工作速度慢。
2. 二进制同步计数器(分析)
为了提高计数速度，我们将CP脉冲同时接到全部 FF，使FF的状态变换与CP脉冲同步。这种方式的计 数器称为同步计数器。
00
01
11
10
D0
00 01 11 10
00
01
11
10
D0 Q0
0 0 x 0
1 1 x 0
0 0 x x
1 1 x x
1 1 x 1
0 0 x 0
0 0 x x
1 1 x x
(3)画出逻辑电路图
D3 Q3Q0 Q2Q1Q0 D2 Q2Q1 Q2Q0 Q2Q1Q0
D1 Q1Q0 Q3Q1Q0
n 1 n Q2 Q2
1. 二进制异步加计数器
•状态转换表
n Q2
n 1 n Q0 Q0
(CP由01时，此式有效) (Q0由10时，此式有效) (Q1由10时，此式有效)
Q1n1 Q1n
次态
n 1 n Q2 Q2
现
n Q1
态
n Q0
n 1 n 1 n 1 Q2 Q1 Q0
＞
RD
CP A B C D
QA QBQCQD
L
H H H
×
L H H
×
× L X
×
× × L
×
××××
A B C D
L L L L
A B C D
× ×
X X X X X X X X
保 持 保 持 计 数
X X X X
CP每来一个上升沿，计数器的值增1。
74161的时序图
RD LD A B C D CP EP ET QA QB QC QD RCO
D0 Q0
&
1
& 1
&
1
CP CR
＞ ＞ ＞ ＞
R
C1 FF3
1D
R
C1 FF2
1D
R
C1 FF1
1D
R
C1 FF0
1D
Q3
Q2
Q1
Q0
(4) 画出完整的状态图，检查设计的计数器能否自启动。
Q3 Q2 Q1 Q0
0000
0001
0010
0011 1011 1010
1001
0100 1101 1100
J 0 K 0 1 n J K Q 1 1 0 n n J K Q 2 1 Q0 2
状态方程:
输出方程:
Q n1 Q n nQ nQ n C=Q 0 0 2 1 0 n1 n n n n Q Q Q Q Q 1 1 0 1 0 n1 n n n n n n n Q Q Q Q Q Q Q Q 2 1 2 0 2 1 0 2
2 1 0
1
2 3 4 5 6 7 8
0
0 0 1 1 1 10 1 0 1 0 1 0
0
0 0 0 0 0 1 0
CP Q0
C=Q /1 2nQ1nQ0n
111 /0 110
4 1 2 3 时序图
/0 /0
5
101
6
/0
7 8
100
t t t t t
0
1
0
Q1
0 0 1
1 0 1 0 1
0
1 1 0 × ×
1
0 0 0 × ×
1
0 0 0 × ×
1
0 1 0 × ×
0
1 1 0 × ×
1
0 0 0 × ×
1
0 0 0 × ×
1
0 1 0 × ×
…
(2) 画出卡诺图，求出D触发器的驱动方程：
D3
00 01 11 10 00 11 10
D2
00 01 11 10
01
t
(2) 二进制同步减计数器(设计)
状态表
3位二进制减计数器状态图
Q2Q1 Q0 /B
Qn 2
/1
n Q1
n Q0
1 Qn 2
n1 Q1
n1 Q0
B
1 0
000
/0
111
/0
110
/0
101
/0
0 1
0 1
0 1
1 1
1 1
1 0
001
/0
010
/0
011
/0
100
1
1 1
1
0 0 1 1 0
异步 (低电平) 异步 (低电平) 异步 (低电平) 无 异步 (高电平)
同步 同步 同步 异步 异步
74LS191 74LS193
74160
74LS190
异步
十进制加法
单时钟十进制可逆
异步 (低电平)
无 异步
同步
异步 无
74LS293
双时钟4位二进制加 法
1. 集成计数器74161（ 4位二进制同步加计数器）
Q0
(3) 二进制同步可逆计数器
X
1
加/减控制信号 & 1 & 1 & 1
1
CR CP
＞ ＞ ＞ ＞
R 1K C1 1J R 1K C1 1J R 1K C1 1J R 1K C1 1J
J0 K0 1 J 1 K 1 XQ0 X Q0
FF3
FF2
FF1
FF0
J 2 K 2 XQ1Q0 X Q1Q0
n1 Q1 Qn
1
1 0
Qn 0 00
0 1
0 1
0 1
1 n n n n n n n Q n Q Q Q Q Q Q Q 2 n 1 0n1 21 1 n1 2 0 n 2 n n Q2 Q1 Q0 B Q 2 Q1 n Qn 0 n 1 n n Q1 Q1 Q 0 Q1 Q0 1 1 1 1 0 0 n0 n 1 Q 1 1Q 0 1 1 1 0 0 0
Q2
0 0 0
C
⑴ 二进制同步加计数器(分析)
电路完成的功能： 1. 此电路为8进制计数器。 2. 3个触发器受同一个时钟信号CP的控制，3个触发器 的翻转是同时进行的，都比CP的作用时间滞后一个 tpd，因此，其工作速度一般比异步计数器的高。
CP Q0 t Q1 t Q2 C t 1tpd t
1 2 3 4 5 6 7 8
⑴ 同步二进制加计数器
& & FF Q1 1J
2
C
1
1J
FF
0
FF Q0 1J
1
＞C1
＞C1
1K
＞C1
1K
Q2
CP
1K
Q0
Q1
Q2
2. 二进制同步计数器(分析) ⑴ 二进制同步加计数器
& & FF Q1 1J
2
C
1
1J
FF
0
FF Q0 1J
1
＞C1
＞C1
1K
＞C1
1K
Q2
CP
1K
Q0
Q1
Q2
驱动方程:
0
0 0
0
0 1
0
1 0
0
0 0
0
1 1
1
0 1
•状态转换图
Q0 Q1 Q2
000 111 001
0
1 1
1
0 0
1
0 1
1
1 1
0
0 1
0
1 0
110
010
1 1
1 1
0 1
1 0
1 0
1 0
101 100
011
图 7.1.2
1. 二进制异步加计数器(分析)
•时序图
CP
Q0
1tpd 2tpd
2 4
画逻辑电路图:
& 1 1J FF0 Q0 1J FF1 Q1 Q1 1J FF2 Q2 Q2
n n J 2 K 2 Q1 Q0 n J K Q 1 1 0 J K 1 0 0
n n B Qn Q Q 2 1 0
&
B
＞C1
1K
＞C1
1K
＞C1
1K
CP 输入减计数脉冲
0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 0
2
3 4 5
0
0 0 0
0
0 1 1
1
1 0 0
0
1 0 1
0
0 0 0
0
1 1 1
1
0 0 1
1
0 1 0
0
0 0 0
0
1 1 1
1
0 0 1
1
0 1 0
6
7 8 9
0
0 1 1 1 1
1
1 0 0 0 1
1
1 0 0 1 1
0

7.1
•计数器的分类
按FF状态 更新时刻
计
数
器
同步 --所有FF的状态同时更新，共用一个CP 异步 --所有FF的状态不同时更新，不共用一个CP 加计数器 Up Counter 减计数器 Down Counter
按数值增 减趋势
可逆计数器 Up/Down Counter
按状态变 量使用的 编码 二进制计数器 Binary 二-十进制计数器 BCD
(2) 二进制同步减计数器 (设计) Qn1 JQ n KQn
Q n1 Q n Q n Q n Q n Q n Q n 2 1 0 2 1 0 2 n 1 n n n n Q Q Q Q Q 1 0 1 0 1 n 1 n n Q 1 Q 0 Q 0 0 0
（1）74161的功能
清零
表7.1.4 74161逻辑功能表
预置 LD 使能 EP ET 时钟 预置数据 输入 输 出
CP A B C D ET LD 74161 EP RD QA QB QC QD RCO
RCO=ETQAQBQCQD
•异步清零 QDQCQBQA＝0 H H H H •同步并行预置数据 QDQCQBQA＝DCBA •保持原有状态不变 QDQCQBQA＝ QDQCQBQA •计数
N进制计数器 Another
7.1
计
数
器
7.1.1 二进制计数器
1. 二进制异步加计数器(分析)
CP CR
＞
C1 FF0
＞
＞
1D
R
1D
C1
R
1D
C1
R
FF1
FF2
Q0
Q1
图 7.1.1
n D0 Q0
Q2
驱动方程: 状态方程:
D1 Q1n
n D2 Q2
n 1 n Q0 Q0
Q1n1 Q1n
⑴ 二进制同步加计数器(分析)
状态转换表
计数 顺序 0 电路状态 Q2 Q1 Q0 进位 C
0
0
0
0
状态转换图 n1 n Q0 Q0 Q Q Q n1 n n n n Q1 Q1 Q 0 Q1 Q 0 n1 /0 001 /0 n n n n /0 n n n 000 010 011 Q Q Q Q Q 2 2 1 2 0 Q 2 Q1 Q 0
1000
0111
0110
0101
1111
1110
该电路能够自启动。
7.1.3 集成计数器
几种常用的集成电路计数器，见表7.1.3。
CP脉冲 引入方式 型号 计数模式 清零方式 预置数 方 式
74161 74HC161 74HCT16 1
同步
4位二进制加法 4位二进制加法 4位二进制加法 单时钟4位二进制可 逆 双时钟4位二进制可 逆
7.2.2 移位寄存器 7.2.3 集成移位寄存器74194
教学基本要求
熟练掌握二进制计数器的组成、逻辑功能及 工作原理。 掌握十进制计数器的组成、逻辑功能及工作 原理。 掌握典型中规模集成计数器的逻辑功能及应 用。 掌握移位寄存器的逻辑功能和工作原理。 掌握中规模集成移位寄存器的逻辑功能及其 应用。
Q3
Q2
Q1
Q0
J 3 K 3 XQ2Q1Q0 X Q2Q1Q0
7.1.2
非二进制计数器
驱动信号
D3 0 0 D2 0 0 D1 0 1 D0 1 0
例7.1.1 用D触发器设计一个8421码十进制同步加计数器。
现 态 次 态 解： (1) 计数 列出状态表和驱动表如表7.1.2。 顺序 Q n Q n Q n Q n n+1 n+1 n+1 Q n+1 Q2 Q1 3 2 1 0 Q3 0
Q
n 2
01
11
10
1 1
1 0
0 1
1 1
0 0
1 0
0 0
0 1
n1 Q0 Qn
1
1 1
Qn 0 00
0 0
1 1
0 0
Qn 2 0 1
01
11
10
1 1
0 0
0 0
1 1
1 n 1 n 0n n 1 0 n0 n 0 n Q1 Q1 Q0 Q2 Q1 Q0 Q 2 2 0 1 0 0 0 n 1 1 1 n n n n Q 01 1 0 0 0 Q0 Q Q Q 0 1 0 1 1 0 n 1 0 1 n 0 0n 0 0 Q 0 1 Q0 0 Q 0
0
1 0 1 0 1
1
1 0 0 0 0
0
0 1 1 0 0
1
0 1 0 1 0
0
0 0 0 0 0
选用3个下降沿触发的 边沿JK触发器组成电路
0 0 0
(2) 二进制同步减计数器(设计)
求状态方程: （画各触发器的次态卡诺图） 状态表 Q n1
n Qn 1 Q0 00 Qn 2
2
01
11
10
0 1
异步清零同步预置
计数
保持
（2）74161的应用
例7.1.2 用74161构成九进制加计数器。 (1) 利用异步清零引脚 反馈清零法 (1)
00
01
11
10
0 0 x 1
0 0 x 0
0 1 x x
0 0 x x
0 1 x 0
0 1 x 0
1 0 x x
0 1 x x
各触发器的驱动方程: