EDA数字钟设计-毕业论文

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程姓名：黄山时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日多功能数字钟设计任务书1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解2．设计内容1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开；2，能用按键调时调分；3，能整点报时，到达整点时，蜂鸣器响一秒；4，拓展功能：秒表，闹钟，闹钟可调3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。

4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行）1 引言 (1)2 总体设计方案 (1)2.1 设计思路 (1)2.2总体设计框图 (2)3设计原理分析 (3)3.1分频器 (4)3.2计时器和时间调节 (4)3.3秒表模块 (5)3.4状态机模块 (6)3.5数码管显示模块 (7)3.6顶层模块 (8)3.7管脚绑定和顶层原理图 (9)4 总结与体会 (11)多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示；1 引言QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。

利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然2 总体设计方案2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。

eda数字时钟课程设计论文一、课程目标知识目标：1. 理解数字时钟的基本原理，掌握EDA工具的使用方法。

2. 学习数字时钟设计的基本流程，包括时钟信号生成、分频、计数等模块的设计与实现。

3. 了解数字时钟的显示原理，掌握七段显示译码器的应用。

技能目标：1. 培养学生运用所学知识进行数字电路设计的能力。

2. 培养学生运用EDA工具进行电路仿真、调试的能力。

3. 培养学生团队协作、沟通表达的能力。

情感态度价值观目标：1. 激发学生对电子设计的兴趣，培养创新意识和动手能力。

2. 培养学生严谨的科学态度，注重实验数据的真实性。

3. 增强学生的自信心，勇于面对和解决问题。

本课程针对高年级学生，结合学科特点和教学要求，将目标分解为具体的学习成果。

课程性质为实践性较强的设计课，注重培养学生的实际操作能力和团队合作精神。

通过本课程的学习，学生能够掌握数字时钟设计的基本方法，提高电子设计能力，培养良好的情感态度价值观。

二、教学内容本课程教学内容主要包括以下三个方面：1. 数字时钟原理及设计流程- 了解数字时钟的基本原理，包括时钟信号、分频器、计数器等组成部分。

- 学习数字时钟设计的基本流程，结合教材相关章节，进行实例分析。

2. EDA工具的使用- 介绍EDA工具的基本功能，如原理图绘制、仿真、PCB设计等。

- 结合教材，学习使用EDA工具进行数字时钟电路的设计与仿真。

3. 数字时钟电路设计与实现- 分析并设计数字时钟的各个功能模块，如时钟信号生成、分频、计数、显示等。

- 结合教材章节，进行具体电路设计，列举所需元器件及参数。

教学进度安排如下：1. 第一周：数字时钟原理及设计流程学习。

2. 第二周：EDA工具的使用方法及操作练习。

3. 第三周：数字时钟电路设计与实现，包括各功能模块设计和整体调试。

教学内容注重科学性和系统性，结合教材章节，使学生能够循序渐进地掌握数字时钟的设计方法。

同时，通过实践操作，提高学生的动手能力和实际应用能力。

摘要数字时钟，就是以数字显示取代模拟表盘的钟表，在显示上它用数字反应此时的时间,它还能同时显示时，分，秒,且能够对时，分，秒准确进行校时。

数字时钟是一种用数字电路技术实现时、分、秒计时的装置。

与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。

数字钟从原理上讲是一种典型的数字电路，一般是由振荡器、分频器、计数器、显示器等几部分组成。

其中包括了组合逻辑电路和时序电路。

数字钟的设计方法有许多种，例如：可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。

本设计采用EDA技术，以硬件描述语言Verilog HDL为系统逻辑描述手段设计文件，在QUARTUS II工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的数字钟。

数字时钟以其体积小、重量轻、抗干扰能力强、对环境要求高、高精确性、容易开发等特性，在工业控制系统、智能化器仪表、办公自动化等诸多领域取得了极为广泛的应用，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动启闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等。

关键词：EDA、QuartusII、Verilog HDL、FPGA芯片、数字时钟等AbstractDigital clock is with digital display to replace analog dial watch, in the show it with digital reaction at this time, it can display at the same time, minutes and seconds, and can pair, minutes and seconds precise timing.Digital clock is a digital circuit technology to achieve time, minutes and seconds of the device. Compared with the mechanical clock has higher accuracy and intuitive, and no mechanical device, has a longer life, has been widely used. Digital clock from the principle of speaking is a typical digital circuit, generally by the oscillator, frequency divider, counter, display and other parts of the composition. The combination logic circuit and the sequential circuit are included in the circuit. Digital clock design, there are many methods. For example: available small scale integrated circuit composition electronic clock; can also use special chip electronic clock with to display circuit and its peripheral circuit composed of electronic clock; can also be used to achieve single-chip electronic clock and so on.This design using EDA technology, the Hardware Description Language Verilog HDL logic system description method of design documents, in the Quartus II software environment by top-down design method, by all the basic modules work together to build a based on FPGA digital clock.Digital clock with the volume small, light weight, strong anti-interference ability, on the environment requirements high, high precision, ease of development, and so on, in the fields of industrial control system, intelligent of instrumentation, office automation, made extremely widely used, such as timing automatic alarm, timely automatic bell, a time program automatic control, regular radio, automatic opening and closing lights, oven timer switch, on-off power equipment, and even a variety of timing electric automatically enabled.Keywords: EDA, QuartusII, Verilog HDL,FPGA chip, Digital clock, etc.摘要 (1)第一章绪论 (4)1.1选题意义与研究现状 (4)1.2国内外研究及趋势 (4)第二章EDA技术 (6)2.1 EDA技术简介 (6)2.2 EDA技术特点 (6)2.3 EDA技术的发展历程 (6)第三章 QuartusⅡ，FPGA的简介 (9)3.1 Quartus II简介 (9)3.2 FPGA简介 (9)3.3 FPGA系统设计流程 (11)3.4本设计所用黑金开发板AX301简介 (12)第四章数字时钟总体设计方案 (14)4.2 数字钟的工作原理 (14)第五章数字时钟的具体设计 (15)5.1 本设计的顶层图 (15)5.2 时钟控制模块 (15)5.2.1信号定义 (15)5.2.2分频模块 (16)5.2.3走时模块 (16)5.3显示模块 (20)第六章程序的验证与修改 (25)6.1程序导入 (25)6.2开发板演示 (25)第七章总结与展望 (27)7.1论文总结 (27)7.2后续展望 (27)致谢 ................................................................................................................... 错误!未定义书签。

数字钟毕业论文数字钟毕业论文一、引言在现代社会中，数字钟已经成为人们日常生活中不可或缺的一部分。

无论是手机、电脑还是家居装饰，数字钟都无处不在。

然而，数字钟的发展背后隐藏着许多有趣的技术和设计原理。

本篇论文将探讨数字钟的历史、工作原理以及未来发展方向。

二、历史回顾数字钟的历史可以追溯到20世纪70年代。

当时，电子技术的快速发展使得人们开始尝试用数字显示时间。

最早的数字钟采用了七段显示器，通过控制灯泡的亮灭来表示数字。

然而，这种显示方式存在一些问题，例如能耗较高、显示效果不够清晰等。

随着技术的不断进步，液晶显示器逐渐取代了七段显示器，成为数字钟的主流显示技术。

液晶显示器具有低能耗、高对比度和可定制性等优点，使得数字钟的显示效果得到了极大的提升。

三、工作原理数字钟的工作原理可以简单地分为三个部分：时钟芯片、显示器和控制电路。

时钟芯片是数字钟的核心部件，它负责计时和时间的精确控制。

时钟芯片通常由晶体振荡器和计数器组成。

晶体振荡器产生稳定的振荡信号，计数器将振荡信号转换为可读的时间格式。

显示器是数字钟的输出部分，它用来显示时间。

除了液晶显示器，数字钟还可以采用LED显示器等其他技术。

不同的显示器技术有不同的特点，例如LED显示器亮度高、反应速度快，而液晶显示器则更加省电。

控制电路负责接收用户的输入，并将其转化为对时钟芯片和显示器的控制信号。

用户可以通过控制电路来调整时间、设置闹钟等功能。

四、数字钟的应用领域数字钟在日常生活中有着广泛的应用。

首先，数字钟作为时间的显示工具，被广泛应用于办公室、学校、医院等场所。

其次，数字钟还可以作为家居装饰品，为室内空间增添一份现代感。

此外，数字钟还可以用于计时器、闹钟等功能，方便人们的生活。

除了日常应用，数字钟在科学研究、航空航天等领域也有着重要的作用。

例如，在航空航天领域，数字钟的精确计时能力对于飞行任务的安全和准确性至关重要。

五、数字钟的未来发展随着科技的不断进步，数字钟的未来发展前景广阔。

摘要利用MAX+PLUSⅡ软件，设计一个能进行时、分、秒计时的24制多功能数字钟，使其具有定时与闹钟功能，且能在设定的时间发出闹铃音，能非常方便地对时、分、秒进行手动调节以校准时间，每逢整点，产生报时音效，并在实验板上成功下载，验证后满足要求。

关键词：EDA ； MAX+PLUS2 ；数字钟；0 引言随着科学技术的发展，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具和器件在更大的程度上被EDA所取代。

在EDA技术中，最为瞩目的是以现代电子技术为特征的逻辑设计仿真测试技术，该技术的出现，使电子系统设计发生了质的变化,设计速度快、体积小、重量轻、功耗小的集成电路已成为趋势。

本文利用EDA 技术,选用ALTERA公司的CPLD器件EPF10K10LC84-4和软件MAX+PLUS2，设计了一个多功能数字钟，提高了系统的整体性能和可靠性，并通过编译、仿真、下载，经验证后已满足要求。

1 多功能数字钟设计任务1.1 数字钟设计要求（1）、设计一个能显示1/10秒、秒、分、时的12小时数字钟。

（2）、熟练掌握各种计数器的使用。

（3）、能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。

（4）、能用低位的进位输出构成高位的计数脉冲。

1.2 设计思路此设计可分为主控电路、计数器模块和扫描显示三大模块。

1.2.1 主控电路模块主控电路状态用表格显示，如下表所列：模式选择秒、时、分、计数器脉冲输出状态备注Reset Reset1 A B Turn LD-h LD-m LD-alert0 X X X X X 0 0 0 系统复位1 X 0 0 X CLK 0 0 0 系统计时1 X 0 1 0 Change=分计数器加1 0 1 0手动1 X 0 1 1 Change=时计数器加1 1 0 0校时1 1 1 0 0 Change=分计数器加1 0 1 1 设置闹钟1 1 1 0 1 Change=时计数器加11 0 11 0 X X X X 0 0 0 关闭闹钟1.2.2 计数器模块计数器模块中，分钟和秒用带进位位的60进制功能模块，小时用不带进位位的24进制功能模块（如果考虑到日期的问题，在24进制模块加进位输出即可实现）。

本科毕业论文院系：信息工程学院专业：班级：作者：指导教师：完成时间： 2014年5月EDA技术实现的数字电子钟设计摘要电子设计自动化 Electronic Design Automation （以下简称EDA）技术已经代替传统的集成电路设计方法，逐渐成为电子系统设计者的主要设计手段。

MAXplusⅡ是EDA仿真软件之一。

具有功能强大、界面友好和使用方便等特点，是目前教育与工业界流行的集成电路辅助设计软件。

MAXplusⅡ是一种在电子技术工程与电子技术教学中广泛应用的优秀计算机仿真软件，被誉为“计算机里的电子实验室”。

本文介绍了一种基于MAXplusⅡ软件设计数字电子钟的方法。

关键词EDA MAXplusⅡ软件数字电子钟目录引言 (1)第一章 EDA概论 (2)1.1EDA技术概述 (2)1.2 EDA在数字电路课程设计中的必要性 (2)1.3 MAXplusⅡ概述 (3)1.4 设计电子钟的可行性分析 (3)第二章设计依据 (4)2.1设计总体方案 (4)2.2设计原理 (4)2.3 设计目标和方法 (4)第三章 EDA电子钟系统设计 (5)3.1电子钟的功能分析、总体规划 (5)3.1.1电子钟功能分析 (5)3.1.2总体规划 (5)3.2使用MAXplusⅡ作为数字电子钟设计平台 (5)3.2.1 MAXplusⅡ软件仿真特点 (5)3.2.2 MAXplusⅡ介绍 (6)3.3 单元电路设计与分析 (6)3.3.1石英晶体振荡器 (6)3.3.2分频电路 (7)3.3.3秒、分计数电路 (8)3.3.4时计数电路 (9)3.3.5校时电路 (10)3.3.6整点报时电路 (10)3.3.7定时闹钟 (12)第四章MAXplusⅡ电子钟仿真结果 (15)4.1MAXplusⅡ电子钟基本功能仿真结果 (15)4.2 MAXplusⅡ电子钟扩展功能仿真结果 (15)4.3 MAXplusⅡ电子钟整体仿真结果 (15)结束语 (17)参考文献 (18)引言随着计算机在国内的逐渐普及，计算机已经深入到每一个行业，计算机与每个工作领域紧密地联系在了一起。

EDA设计(2) ————多功能数字钟设计院系：电子工程与光电技术学院本实验利用QuartusII软件，结合所学的数字电路的知识,采用自顶向下的分析方法。

首先分析了多功能数字钟的设计要求、所需实现的功能，然后分析了实现每个功能所需要的基础模块，最后进一步分析了各种基础模块。

在具体设计时，采用的是自底向上的设计方法。

首先设计各种基础模块，然后设计各种功能模块，最后进行综合设计。

本次设计除了实现基本的时钟电路外，还实现了整点报时、闹钟、日期、星期、秒表等多种功能。

报告首先分析了整个数字中电路的工作原理，其中重点解释说明了个子模块的设计原理及调试、编译、仿真、下载等过程。

其次对最终结果进行总结及提出课后对于其他附加电路的部分思考。

在报告的最后总结了此次实验过程中出现的问题困难和相应解决方法。

Abstract：Using the QuartusII, we design a digital clock of 24 hours with learning electric circuit knowledge,adopts the top-down analysis method .Above all ,it analyses the design requirement and the required functionality of Multi function Digital Clock .And then it analyses the needed basic modules which can achieve each function .Lastly ,it analyses each basic module further .When it comes to the specific design ,it adopts the bottom-up design method .Firstly ,it designs each basic module .Then , it designs the function modules based on the basic modules .Finally ,it integrates all the designs .Besides the function of basic clock ,it also achieves functions of hourly chime, alarm, date, week and clock. To begin with，the report analysis functional theory of the whole digital circuit, in which emphasize designing principle of different parts separately and debugging, simulating, compiling, programming. Moving forward are the conclusion of the final out-coming and partial thinking about some other extra circuit which cannot accomplish in class. Finally, I will summarize sorts of problems and difficulties encountered in the process and respectively solutions关键词：计数功能组合多功能数字时钟同步整点报时下载检验Key word: counting combination of functions multi-function digital clock、Synchronous、 A little bit whole tell the time download inspection一、实验内容 (3)二、题目简介 (3)三、基本要求 (3)3.1 设计的基本要求 (3)3.2 设计提高部分要求 (3)四、方案论证 (3)五、基本电路各个功能的模块设计 (6)4.1 脉冲发生电路 (6)4.2 计时电路 (10)4.3 较分校时电路 (13)4.4 清零电路 (15)4.5 保持电路 (16)4.6 报时电路 (16)4.7 译码显示电路 (17)4.8 消颤电路 (19)4.9 各种组合电路 (20)六、附加功能的设计 (21)6.1 星期电路 (21)6.2 秒表电路 (22)七、实验的改进 (25)7.1 较分校时较星期的改进 (25)八、实验的电路设计总图 (26)九、实验中遇到的困难及改进方法 (26)9.1 最大的困难：数字钟计数器的设计 (26)十、正在设计还未能实现的功能 (27)10.1 闹钟电路 (27)十一、电路下载 (29)十二、实验感想 (30)十三、鸣谢 (31)十四、参考文献 (31)一、实验内容：利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中。

EDA数字钟毕业设计第一篇：EDA数字钟毕业设计[ 标签：数字钟, eda ]1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。

2、时钟源使用频率为0.1Hz的连续脉冲。

3、设置两个按钮，一个供“开始”及“停止”用，一个供系统“复位”用。

4、时钟显示使用数码管显示。

基于VHDL的多功能数字钟的设计EDA课程设计资料类别课程(专业)EDA 适用年级大学文件格式word+DLS 文件大小1725K 上传时间2008-10-10 20:57:00 预览文件无（只能预览文件中的部分内容）下载次数0内容简介：EDA课程设计基于VHDL的多功能数字钟的设计，共11页，6086字，附源程序。

摘要：介绍了利用VHDL硬件描述语言设计的多功能数字钟的思路和技巧。

在MAX+PLUSII开发环境中编译和仿真了所设计的程序，并在可编程逻辑器件上下栽验证。

仿真和验证结果表明，该设计方法切实可行。

EDA-时钟设计-基于Altera数字钟的实现:EDA课程设计基于VHDL的多功能数字钟的设计:EDA数字钟设计报告:资料包括：论文(12页2036字)图纸说明：中文摘要：数字钟学习的目的是掌握各类计数器及它们相连的设计方法；掌握多个数码管显示的原理与方法；掌握FPGA技术的层次化设计方法；掌握用VHDL语言的设计思想以及整个数字系统的设计。

此数字钟设计具有时，分，秒计数显示功能，以24小时为计数循环；能实现清零，调节小时，分钟以及整点报时的功能。

第二篇：eda数字钟程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clock IS PORT(EN :IN STD_LOGIC;数码管使能CLK:IN STD_LOGIC;时钟信号RST:IN STD_LOGIC;复位信号SEC_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);秒高位SEC_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);秒低位MIN_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);分高位MIN_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);分低位HOU_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);时高位HOU_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);时低位BEE:OUT STD_LOGIC);END clock;ARCHITECTURE behovior OF clock IS SIGNAL SEC_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL SEC_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CY_MIN:STD_LOGIC;分进位SIGNAL CY_HOU:STD_LOGIC;时进位SIGNAL LOGO_1:STD_LOGIC;标志SIGNAL LOGO_2:STD_LOGIC;SIGNAL LOGO_3:STD_LOGIC;BEGIN MIAOLOW:PROCESS(CLK,RST,EN)BEGINIF(RST = '0')THENSEC_LOW <= “1000”;附给秒低位为8ELSIF(CLK'EVENT AND CLK = '1' AND EN = '1')THEN 检测时钟上升沿及数码管使能端IF(SEC_LOW = “1001”)THENSEC_LOW <= “0000”;ELSESEC_LOW <= SEC_LOW + “0001”;加一END IF;END IF;END PROCESS MIAOLOW;LOGO_1 <= SEC_LOW(3)AND SEC_LOW(0);SEC_01<= SEC_LOW;秒个位放8MIAOHIGH:PROCESS(CLK,RST)BEGINIF(RST = '0')THENSEC_HIGH <= “0101”;ELSIF(CLK'EVENT AND CLK = '1')THEN检测时钟上升沿IF(LOGO_1 = '1')THENIF(SEC_HIGH = “0101”)THENSEC_HIGH <= “0000”;CY_MIN <= '1';ELSESEC_HIGH <= SEC_HIGH + “0001”;加一CY_MIN <= '0';END IF;END IF;END IF;END PROCESS MIAOHIGH;SEC_1 <= SEC_HIGH;秒十位放5FENLOW:PROCESS(CY_MIN,RST,EN)BEGINIF(RST = '0')THEN 若复位位为0MIN_LOW <= “1000”;则分个位为8ELSIF(CY_MIN'EVENT AND CY_MIN = '1' AND EN = '1')THEN 检测时钟上升沿及数码管使能端IF(MIN_LOW = “1001”)THENMIN_LOW <= “0000”;ELSEMIN_LO W <= MIN_LOW + “0001”;加一END IF;END IF;END PROCESS FENLOW;LOGO_2 <= MIN_LOW(3)AND MIN_LOW(0);MIN_01 <= MIN_LOW;分个位放8FENHIGH:PROCESS(CY_MIN,RST)BEGINIF(RST = '0')THENMIN_HIGH <= “0101”;ELSIF(CY_MIN'EVENT AND CY_MIN = '1')THEN检测分进位上升沿IF(LOGO_2 = '1')THENIF(MIN_HIGH = “0101”)THEN若分十位为5MIN_HIGH <= “0000”;CY_HOU <= '1';时进位为1ELSEMIN_HIGH <= MIN_HIGH + “0001”;加一CY_HOU <= '0';END IF;END IF;END IF;END PROCESS FENHIGH;MIN_1 <= MIN_HIGH;分十位放5SHILOW:PROCESS(CY_HOU,RST,EN)BEGINIF(RST = '0')THENHOU_LOW <= “1001”;ELSIF(CY_HOU'EVENT AND CY_HOU = '1'AND EN = '1')THEN检测时进位上升沿及数码管使能端IF(HOU_LOW = “1001”)THEN若时低位为9HOU_LOW <= “0000”;ELSIF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN若时十位为2，个位为3HOU_LOW <= “0000”;ELSEHOU_LOW <= HOU_LOW + “0001”;加一END IF;END IF;END PROCESS SHILOW;LOGO_3 <= HOU_LOW(3)AND HOU_LOW(0);HOU_01 <= HOU_LOW;时个位放3SHIHIGH:PROCESS(CY_HOU,RST)BEGINIF(RST = '0')THENHOU_HIGH <= “0001”;ELSIF(CY_HOU'EVENT AND CY_HOU = '1')THEN检测时进位上升沿IF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN 若时十位为2，时个位为3HOU_HIGH <= “0000”;ELSIF(LOGO_3 = '1')THENHOU_HIGH <= HOU_HIGH + “0001”;加一END IF;END IF;END PROCESS SHIHIGH;BEE_CLOCK:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK = '1')THEN检测时钟上升沿IF(SEC_HIGH = “0101” AND SEC_LOW = “1001”AND MIN_HIGH = “0101” AND MIN_LOW = “1001”)THENBEE <= '1';ELSEBEE <= '0';END IF;END IF;END PROCESS BEE_CLOCK;HOU_1 <= HOU_HIGH;时十位放2END behovior;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY clock1 IS PORT(EN :IN STD_LOGIC;CLK:IN STD_LOGIC;RST:IN STD_LOGIC;SEC_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SEC_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);MIN_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);MIN_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);HOU_1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);HOU_01 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);BEE:OUT STD_LOGIC);END clock1;ARCHITECTURE behovior OF clock1 IS SIGNAL SEC_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL SEC_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL MIN_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_HIGH:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL HOU_LOW:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CY_MIN:STD_LOGIC;SIGNAL CY_HOU:STD_LOGIC;SIGNAL LOGO_1:STD_LOGIC;SIGNAL LOGO_2:STD_LOGIC;SIGNAL LOGO_3:STD_LOGIC;BEGIN MIAOLOW:PROCESS(CLK,RST,EN)BEGINIF(RST = '0')THENSEC_LOW <= “1000”;ELSIF(CLK'EVENT AND CLK = '1' AND EN = '1')THEN IF(SEC_LOW = “1001”)THENSEC_LOW <= “0000”;ELSESEC_LOW <= SEC_LOW + “0001”;END IF;END IF;END PROCESS MIAOLOW;LOGO_1 <= SEC_LOW(3)AND SEC_LOW(0);SEC_01<= SEC_LOW;MIAOHIGH:PROCESS(CLK,RST)BEGINIF(RST = '0')THENSEC_HIGH <= “0101”;ELSIF(CLK'EVENT AND CLK = '1')THENIF(LOGO_1 = '1')THENIF(SEC_HIGH = “0101”)THENSEC_HIGH <= “0000”;CY_MIN <= '1';ELSESEC_HIGH <= SEC_HIGH + “0001”;CY_MIN <= '0';END IF;END IF;END IF;END PROCESS MIAOHIGH;SEC_1 <= SEC_HIGH;FENLOW:PROCESS(CY_MIN,RST,EN) BEGINIF(RST = '0')THENMIN_LOW <= “1000”;ELSIF(CY_MIN'EVENT AND CY_MIN = '1' AND EN = '1')THEN IF(MIN_LOW = “1001”)THENMIN_LOW <= “0000”;ELSEMIN_LOW <= MIN_LOW + “0001”;END IF;END IF;END PROCESS FENLOW;LOGO_2 <= MIN_LOW(3)AND MIN_LOW(0);MIN_01 <= MIN_LOW;FENHIGH:PROCESS(CY_MIN,RST)BEGINIF(RST = '0')THENMIN_HIGH <= “0101”;ELSIF(Cy_MIN'EVENT AND CY_MIN = '1')THENIF(LOGO_2 = '1')THENIF(MIN_HIGH = “0101”)THENMIN_HIGH <= “0000”;CY_HOU <= '1';ELSEMIN_HIGH <= MIN_HIGH + “0001”;CY_HOU <= '0';END IF;END IF;END IF;END PROCESS FENHIGH;MIN_1 <= MIN_HIGH;SHILOW:PROCESS(CY_HOU,RST,EN)BEGINIF(RST = '0')THENHOU_LOW <= “1001”;ELSIF(CY_HOU'EVENT AND CY_HOU = '1' AND EN = '1')THEN IF(HOU_LOW = “1001”)THENHOU_LOW <= “0000”;ELSIF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THENHOU_LOW <= “0000”;ELSEHOU_LOW <= HOU_LOW + “0001”;END IF;END IF;END PROCESS SHILOW;LOGO_3 <= HOU_LOW(3)AND HOU_LOW(0);HOU_01 <= HOU_LOW;SHIHIGH:PROCESS(Cy_HOU,RST)BEGINIF(RST = '0')THENHOU_HIGH <= “0001”;ELSIF(CY_HOU'EVENT AND CY_HOU = '1')THENIF(HOU_HIGH = “0010” AND HOU_LOW = “0011”)THEN HOU_HIGH <= “0000”;ELSIF(LOGO_3 = '1')THENHOU_HIGH <= HOU_HIGH + “0001”;END IF;END IF;END PROCESS SHIHIGH;BEE_CLOCK:PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK = '1')THENIF(SEC_HIGH = “0101” AND SEC_LOW = “1001”AND MIN_HIGH = “0101” AND MIN_LOW = “1001”)THENBEE <= '1';ELSEBEE <= '0';END IF;END IF;END PROCESS BEE_CLOCK;HOU_1 <= HOU_HIGH;END behovior;第三篇：EDA数字钟课程设计课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子1002班学号：20102625 姓名：于晓指导教师：李世平、李宁设计时间：2012年12月摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。

摘要本设计为一个数字时钟万年历，具有年、月、日、时、分、秒计数显示功能，以24小时循环计数，具有校对功能。

本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在Quartu sⅡ工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于FPGA的万年历。

EDA是电子设计自动化（Electronic Design Automation）的缩写，EDA技术是现代电子工程领域的一门新技术，它提供了基于计数机和信息技术的电路系统设计方法。

随着EDA技术的发展，硬件电子电路的设计几乎全部可以依靠计算机来完成，这样就大大缩短了硬件电子电路设计的周期，从而使制造商可以快速开发出品种多，批量小的产品，以满足市场的众多需求。

系统主芯片采用EP2C35F484C8，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。

经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成年、月、日和时、分、秒的分别显示，由按键输入进行数字钟的校时、清零、启停功能。

关键词数字时钟万年历；VHDL；FPGAAbstractThe design for a multi-functional digital clock calendar, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions.The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in Quartu s Ⅱtools environment, a top-down design, by the various modules together build a FPGA-based digital clock.Electronic design automation EDA (Electronic Design Automation) acronym, EDA technology of modern electrical engineering is a field of new technology, which provides information technology based on counting machine and the circuit design. With the development of EDA technology, hardware design of electronic circuits can rely on almost all computers to be completed, thus greatly reducing the hardware electronic circuit design cycle, enabling manufacturers to quickly develop varieties, small batch of products to meet the the many needs of the market.The main system chips used EP2C35F484C8，make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device to download verification, the system can complete the year, month, day and the hours, minutes and seconds respectively, using keys to modify, cleared , start and stop the digital clock.Keywords digital clock calendar; VHDL; FPGA目录摘要 (I)1 绪论 (1)1.1 选题背景 (1)1.1.1 课题相关技术的发展 (2)1.1.2 课题研究的必要性 (2)1.2 课题研究的内容 (3)2 FPGA简介 (4)2.1 FPGA概述 (4)2.2 FPGA基本结构 (4)2.3 FPGA系统设计流程 (7)2.4 FPGA开发编程原理 (9)3数字钟总体设计方案 (10)3.1 数字钟的构成 (10)3.2 数字钟的工作原理 (11)4 单元电路设计 (13)4.1 分频模块电路设计与实现 (13)4.2 校时控制模块电路设计与实现 (14)4.2.1 键盘接口电路原理 (14)4.2.2 键盘接口的VHDL描述 (15)4.3 计数模块设计与实现 (23)4.3.1 秒计数模块 (23)4.3.2 日计数模块 (26)4.3.3 月计数和年计数模块 (29)4.4 动态扫描及显示电路设计与实现 (31)4.4.1 动态扫描模块 (31)4.4.2 显示模块 (32)5 实验结论 (33)致谢 (34)参考文献 (36)附录1程序 (36)附录2英文资料及中文翻译 (35)附录3万年历整体框图 (35)1绪论现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。

本科生毕业论文基于EDA的多功能数字电子钟的设计仿真研究独创性声明本人郑重声明：所呈交的毕业论文（设计）是本人在指导老师指导下取得的研究成果。

除了文中特别加以注释和致谢的地方外，论文（设计）中不包含其他人已经发表或撰写的研究成果。

与本研究成果相关的所有人所做出的任何贡献均已在论文（设计）中作了明确的说明并表示了谢意。

签名：年月日授权声明本人完全了解许昌学院有关保留、使用本科生毕业论文（设计）的规定，即：有权保留并向国家有关部门或机构送交毕业论文（设计）的复印件和磁盘，允许毕业论文（设计）被查阅和借阅。

本人授权许昌学院可以将毕业论文（设计）的全部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编论文（设计）。

本人论文（设计）中有原创性数据需要保密的部分为（如没有，请填写“无”）：签名：年月日指导教师签名：年月日摘要本设计利用大规模集成电路CPLD，设计了多功能数字电子钟，由于采用了层次化结构化设计方法，将其分成若干个功能模块设计、仿真、调试，最后将各功能模块组合起来联试。

设计采用VHDL硬件描述语言实现，时间显示采用八位LED数码管显示。

该数字电子钟可直接清零，对“时”和“分”进行修改校正，还可实现整点报时，整点报时的同时LED灯花样显示。

关键词：CPLD；多功能数字电子钟；VHDLABSTRACTUsing large-scale integrated circuit CPLD, designs a multifunctional digital electric clock, as a result of using the hierarchical structure design method, it will be divided into several functional modules to design, simulate, and debug, and finally combine these functional modules to test and run. This design uses the VHDL hardware description language, the time display uses eight LED digital tube to display. This digital electric clock can be directly reseted, it can modify"hour" and "minute". It also can reach integral point to alert , at the same time, the LED lights lighten by turn.Key words:CPLD; a multifunctional digital electric clock; VHDL目录1前言 (1)CPLD器件介绍 (1)VHDL语言介绍 (1)MAX+plusII开发工具介绍 (2)2 设计的要求、目的及硬件要求 (4)设计要求（数字电子钟的功能） (4)设计目的 (4)硬件要求 (4)3 设计原理 (5)4 系统设计 (7)系统的顶层图 (7)实验连线 (8)分、秒计数器模块 (8)小时计数器模块 (8)扬声器及彩灯声光报警模块 (11)时间数据扫描分时选择模块 (13)LED显示驱动功能 (14)5 数字电子钟VHDL文本 (15)6 系统调试与性能分析 (26)仿真波形 (26)下载及调试 (32)性能分析 (33)总结 (34)参考文献 (35)致谢 (36)1前言CPLD器件介绍CPLD复杂可编程逻辑器件，是由PAL和GAL器件发展出来的逻辑器件，相比之下它具有规模较大，结构较复杂的特点，属于大规模数字集成电路的范畴。

XXXXEDA论文论文题目：基于EDA的数字电子钟的实现指导老师：院系：XXX姓名：学号：班级：XXX2010年11月25日摘要Abstract第一章：绪论1.1：选题目的1.2：设计思路第二章：数字电子钟小系统 2.1：整体设计方案框架图 2.2：模块程序验证2.3：总程序框图第三章：硬件实现与总结3.1：硬件实现3.2：总结致谢参考文献EDA技术[1]的设计语言为VHDL(硬件描述语言)，实验载体为可编程器件CPLD或者FPGA，进行元件建模和仿真的目标器件为ASIC/SOC芯片。

它是一种自动化设计电子产品的过程。

在电子设计仿真的领域里，EDA技术的出现具有非常重要的现实意义。

EDA 源自于计算机辅助设计、制造、测试以及辅助工程。

利用EDA工具，设计者们可以从概念、算法、协议等方面来设计电子系统。

值得一提的是，在整个电子系统的设计过程中，设计电路、分析性能、布置IC和PCB版图等步骤都可以在电脑上自动完成。

时钟我们的日常生活中必备的生活用品之一。

而数字时钟的出现更是给人们的生产生活带来了极大的便利。

EDA技术为数字类产品提供了一个非常简便实用的开发平台。

随着EDA技术的快速发展，数字时钟的应用的范围越来越广泛，并且它在功能、外观等方面也有了很大的改善和提高。

本文就是基于EDA技术和数字电路的基础知识，利用Quartus2软件、再现一个传统时钟功能和闹铃功能的数字时钟。

整个小系统包括传统数字时钟所拥有的计时模块、校时模块、译码显示模块。

关键词:EDA；数字时钟；模块；闹钟AbstractEDA technology design language for VHDL (hardware description language), experimental carrier for programmable devices, components or FPGA CPLD device modeling and simulation of target for ASIC/SOC chip. It is a kind of automation design electronic product process. In the electronic design simulation field, EDA technique appears has very important practical significance. EDA originated in computer aided design, manufacture, test and the auxiliary projects. Using EDA tools, designers can from concept, algorithm, agreement, etc to design electronic systems. Be worth what carry is, in the whole electronic system design process, the circuit design, analyzing performance, decorate IC and PCB layout steps can be on the computer automatically.Clock is one of the necessaries in our daily life. And digital clock has brought about lots of convenience. EDA technology provides a simpler and more useful platform to make a study of digital products. With the development of EDA technology, digital clock has improved a lot in its designing process, functions, appearance and so on. Nowadays, this paper is based on EDA technique and digital circuit, by using the basic knowledge of Quartus2 software, reproduce a traditional clock function and alarm function of digital clock. The system includes traditional digital clocks have timer modules, alarm clock module, decoding display module.Keywords: EDA; digital clock; modules; alarm第一章：绪论1.1：选题目的时钟是我们日常生活中常见的一种电子产品，它的出现给我们的生活带来了极大的便利，在大学这两年里所学的有关电子的知识尤其是EDA给了我一个平台去再现原始的、传统的数字电子钟，也为深入去了解、思考创新数字电子钟有一个基础。

EDA 课程设计报告设计（论文）题目：多功能数字时钟的设计学院名称：电子与信息工程学院专业：电子科学与技术班级：姓名：学号小组成员：指导教师：日期：2013 年月日摘要：本文是基于Altera公司出品QuartusII软件以及相应的实验平台完成的多功能数字计时器实验，设计时采用了层次设计思想，功能逐级递加各种功能。

该系统主要由时钟基本功能电路、闹钟电路、动态显示控制电路、分频电路，状态灯显示电路，开关复用电路组成，分别采用模60、24计数器实现了时分秒的计时、闹钟报时，整点报时，调整时分等功能。

本文详细写出了该系统的系统设计、逻辑设计和门电路设计过程，并列出了设计框图、算法流程图、仿真波形图和实际测试结果等图表。

关键字：数字时钟闹钟动态显示开关复用Abstract:This essay designs a multi-function digital clock which is based on QuartusII software that belong to Altera company and the corresponding experimental platform,we achieve these functions by adapting hierarchical designs and functional additive step by step, The system of multifunction digital clock mainly consist from many parts——basic functional clock circuit,alarm circuit, dynamic display control circuit, division circuit, mode-state-led display circuit, switch to reuse circuit. It mainly use mold 60 and mold 24 counter to count hour, minute, second, achieve alarm and adjusting. This essay introduce detailly about the process that contain system,logic,gating cicuit,Key word: digital clock、alarm、dynamic display、switch multiplexing一、简述 (3)二、设计要求说明 (3)2.1设计总体要求 (3)2.2设计基本要求 (3)2.3设计提高部分要求 (3)三、系统设计 (4)3.1整体设计方案 (4)3.2秒脉冲发生电路 (5)3.3译码显示电路 (6)3.4计时电路 (7)3.5复位电路 (7)四、功能模块电路设计 (8)4.1秒脉冲发生电路模块 (8)4.2 整体时钟设计模块 (8)五、系统调试 (21)5.1 系统调试 (21)5.11消抖电路调试 (21)5.12计时电路调试 (23)5.13 秒产生电路调试 (25)5.14整点报时电路调试 (26)5.15 数码显示电路调试 (28)5.16时校时电路调试 (30)5.17 状态灯电路调试 (32)5.2 管脚分配 (33)六、参考文献·····························································３３七、实验感想·····························································３４一、简述利用QuartusII 软件设计一个数字钟，并下载到SmartSOPC 实验系统中。

序号:学号:课程名称： FPGA设计及应用论文题目：简易数字钟的EDA设计学生姓名：学院（系）：专业班级：简易数字钟的EDA设计一、产品设计需求说明本产品实现的功能：1、数字钟功能：数字钟时间为24小时一个周期：数字钟须显示时、分、秒。

2、校时功能：可以分别对时、分、秒进行单独校时，使其调整到标准时间。

3、扩展功能：整点报时系统。

设计整点报时电路，每当数字钟达到整点时开始报时，并发出鸣叫声，十秒后鸣叫结束。

设计参数：使用的芯片/硬件平台GW48实验系统软件平台WindowsXP + MuxplusII10.1二、方案设计及实现1、系统实现原理和总体框图数字式电子钟实际上是一个对标准1Hz进行计数的计数电路，秒计数器满60秒后向分计数器进位，分计数器满60秒后向时计数器进位，时计数器按24翻1规律计数，计数输出经译码器送LED显示器，由于计数的起始时间不可能与标准时间(北京时间)一致，故需要在电路上加上一个校时电路，该数字式电子钟除用于计时外，还能整点报时，如图（1-1）所示为多功能数字式电子钟的构成框图。

除校时功能外，电子钟处于其他功能状态时并不影响数字钟的运行，该电子钟利用GW48 EDA实验平台的扬声器进行整点报时。

图（1-1）多功能数字式电子钟的系统框图2、主要模块之计数器模块的设计计数器模块说明：时分秒计数器模块由秒个位、十位计数器，分个位、十位计数器以及时个位、十位计数电路组成。

其中，秒个位和秒十位计数器、分个位和分十位计数为六十进制计数器，而根据设计要求，时个位和时十位构成的为二十四进制计数器。

因此时分秒计数器模块可划分为时计数、分计数和秒计数3个子模块，根据设计要求，时计数子模块为一个二十四进制可预置的BCD码计数器模块；分计数和秒计数子模块均为六十进制可预置的BCD码计数器模块。

算法原理如图（1-2）、图（1-4）、图（1-6）所示源代码：1）、六进制计数器：--File:counter6.vhd--Designer:AAA--Module:decimal counter--Description: It is a decimal counter with a carry.--Simulator:MAX plusII 10.0.9/Window XP--Synthesizer:MAX plusII 10.0.9/Window XP--Date:10/16/11--Modify date:10/5/12LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; 图(1-2)六进制计数器工作流程图USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter6 ISPORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(2 DOWNTO 0);dout:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);c:OUT STD_LOGIC);END counter6;ARCHITECTURE dianzizhong OF counter6 ISSIGNAL count:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINdout<=count;PROCESS(clk,reset,din)BEGINIF reset='0' THEN --计数器复位count<=din;c<='0';ELSIF rising_edge(clk) THENIF count="101" THEN --到5后，计数器清零count<="000";c<='1';ELSEcount<=count+1;c<='0';END IF;END IF;END PROCESS;END dianzizhong;仿真图：图(1-3) 六进制计数器功能仿真图2）、十进制计数器：--File:counter10.vhd--Designer:AAA--Module:decimal counter--Description: It is a decimal counter with a carry.--Simulator:MAX plusII 10.0.9/Window XP--Synthesizer:MAX plusII 10.0.9/Window XP--Date:10/16/11--Modify date:10/5/12LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; 图(1-4)十进制计数器工作流程图USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter10 ISPORT(clk :IN STD_LOGIC;reset: IN STD_LOGIC;din: IN STD_LOGIC_VECTOR(3 DOWNTO 0);dout: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);c: OUT STD_LOGIC);END counter10;ARCHITECTURE dianzizhong OF counter10 ISSIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINdout<=count;PROCESS(clk,reset,din)BEGINIF reset='0' THEN --计数器复位count<=din;c<='0';ELSIF rising_edge(clk) THENIF count="1001" THEN --到9后，计数器清零count<="0000";c<='1';ELSEcount<=count+1;c<='0';END IF;END IF;END PROCESS;END dianzizhong;仿真图：图(1-5) 十进制计数器功能仿真图3）、二十四进制计数器：--File:counter24.vhd--Designer:沙桂珍--Module:counter base-24--Description: It is a counter base-24.--Simulator:MAX plusII 10.0.9/Window XP--Synthesizer:MAX plusII 10.0.9/Window XP--Date:10/16/11--Modify date:10/5/12LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;图(1-6)二十四进制计数器工作流程图USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter24 ISPORT(clk:IN STD_LOGIC;reset:IN STD_LOGIC;din:IN STD_LOGIC_VECTOR(5 DOWNTO 0);dout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));END counter24;ARCHITECTURE dianzizhong OF counter24 ISSIGNAL count:STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINdout<=count;PROCESS(clk,reset,din)BEGINIF reset='0' THENcount<=din;ELSIF rising_edge(clk) THENIF count="100011" THEN --达到23时下一次归0count<="000000";ELSIF count(3 DOWNTO 0)="1001" THENcount(3 DOWNTO 0)<="0000"; --低位到9后，计数器清零count(5 DOWNTO 4)<=count(5 DOWNTO 4)+1; --高位加1ELSEcount(3 DOWNTO 0)<=count(3 DOWNTO 0)+1;END IF;END IF;END PROCESS;END dianzizhong;仿真图：图(1-7) 二十四进制计数器功能仿真图3、主要模块之校时模块的设计校时模块说明：当刚接通电源或走时出现误差时都需要对时间进行校正，对时间的校正是通过对时间的重置来实现，当功能键reset为1、load为0时即进入校时模式，此模式下可通过对sel键的选择来给时，分，秒中的一个进行置数，当sel为“01”时是校时状态，为“10”时是校分状态，为“11”时是校秒状态，在对其中一个置数时不会影响其他两个计数。

EDA 课程设计报告书数字钟设计设计者指导老师：学号：专业班级： XXXXXXXXX 学院 201X.X.XX目录1. 摘要，关键字...............................................................3 2. 正文 (3)2.1设计任务及要求............................................................3 2.2方案选择与论证............................................................3 2.3方案的原理框图及其说明...................................................4 2.4硬件选择.....................................................................4 2.5系统设计详述...............................................................4 2.6系统仿真及分析............................................................ 6 2.7下载测试及分析............................................................9 2.8收获体会、存在问题和进一步的改进意见等 (10)3. 参考文献 (10)VHDL 语言实现数字电子钟的设计作者：xxx 指导老师：xxx （xx 大学xxxx 学院 xxx xxxx ）［摘要］：随着基于PLD 的EDA 技术的发展和应用领域的扩大与深入，EDA 技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。

西安建筑科技大学课程设计（论文）任务书专业班级：学生姓名：指导教师（签名）：一、课程设计（论文）题目数字时钟设计二、本次课程设计（论文）应达到的目的培养自己逻辑设计能力和采用EDA方法进行设计的思想。

三、本次课程设计（论文）任务的主要内容和要求（包括原始数据、技术参数、设计要求等）1．设计一个具有时，分，秒，计数显示功能并以24小时循环计时和清零，调节小时、分钟功能及整点报时功能，整点报时的同时LED灯花样显示的数字时钟。

2. 完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、下载验证等。

四、应收集的资料及主要参考文献[1]潘松.EDA技术与VHDL（第4版）.北京：清华大学出版社,2013.80～86.[2]阎石.数字电子技术基础. 北京：高等教育出版社,1998.46～54.[3]谭会生.EDA技术及应用.西安：西安电子科技大学出版社，2001.187～196.[4]潘松，王国栋.基于EDA技术CPLD/FPGA应用前景.北京：清华大学出版社，1993.35～74.[5]邢建平，曾繁泰.VHDL程序设计教程.北京：清华大学出版社，2005.38～47.五、审核批准意见教研室主任（签字）摘要日常生活中数字时钟非常常见，而数字时钟设计的实现方法有很多种，比如可以用单片机实现，也可以通过画电路控制原理图实现。

但是本次课程设计利用EAD技术实现，利用QuartusII软件设计一个数字时钟，进行电路设计和仿真调试，实现了计时，校时，清零，显示和整点报时等多种基本功能，并下载到实验仪器进行调试和验证。

在本次课程设计的过程中，根据设计要求和所要达到的目的，利用QuartusⅡ软件成功仿真出了数字时钟的各个信号状态的波形，并且在得到仿真波形的同时给出了分析结果。

关键词：数字时钟，VHDL，QuartusⅡ，仿真波形AbstractDigital clock in daily life is very common, and the realization of digital clock design method has many kinds, such as can be achieved with a single chip, can also be achieved by drawing circuit control schematic. But the curriculum design using ead technology design, using Quartus II software to design a digital clock, and debug the circuit design and simulation, has realized the time, school, school, clear, keep and the whole point timekeeping and other basic functions, and download to experiment instrument testing and verification. In the curriculum design process, according to the design requirements and to achieve the purpose of, using Quartus II software simulation waveforms of the digital clock of each state of the signal lamp, and get waveform simulation and analysis result is given.Keywords:Digital clock, VHDL, Quartus II, simulation waveforms目录一．绪论 (1)二．数字时钟设计原理 (2)2.1 QuartusⅡ软件介绍 (2)2.2 数字时钟设计原理 (2)三．设计要求和目的 (3)3.1 设计要求 (3)3.2 设计目的 (3)四．电路设计方案分析 (4)4.1 数字时钟总体设计状态图 (4)4.2 数字时钟总设计电路图 (5)4.3 方案论证分析 (5)4.4 子模块电路设计原理 (5)4.4.1 时、分、秒计数显示电路原理 (6)4.4.2 数码管扫描片选驱动模块 (11)4.4.3 整点报时驱动电路 (14)4.4.4 按键抖动消除电路模块 (16)五. 综合仿真测试过程及结果 (18)5.1 全程综合与编译 (18)5.2 仿真测试 (18)5.3 仿真波形图 (19)六. 总结 (22)参考文献 (23)一．绪论人类社会已进入到高度发达的信息化社会。

湖北大学物电学院EDA课程设计报告（论文）题目：多功能数字钟设计专业班级: 14微电子科学与工程*名：**时间：2016年12月20日指导教师：万美琳卢仕完成日期：2015年12月20日多功能数字钟设计任务书1．设计目的与要求了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解2．设计内容1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开；2，能用按键调时调分；3，能整点报时，到达整点时，蜂鸣器响一秒；4，拓展功能：秒表，闹钟，闹钟可调3．编写设计报告写出设计的全过程，附上有关资料和图纸，有心得体会。

4．答辩在规定时间内，完成叙述并回答问题。

目录（四号仿宋_GB2312加粗居中）（空一行）1 引言 (1)2 总体设计方案 (1)2.1 设计思路 (1)2.2总体设计框图 (2)3设计原理分析 (3)3.1分频器 (4)3.2计时器和时间调节 (4)3.3秒表模块 (5)3.4状态机模块 (6)3.5数码管显示模块 (7)3.6顶层模块 (8)3.7管脚绑定和顶层原理图 (9)4 总结与体会 (11)多功能电子表摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能关键词:Verilog语言，多功能数字钟，数码管显示；1 引言QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。

利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然2 总体设计方案2.1 设计思路根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。

题目：基于EDA技术基础的多功能数字钟的设计专业：班级：姓名：学号：指导教师：目录1.1摘要 (3)1.2设计要求说明 (3)1.3方案论证 (4)1.4各模块设计 (5)1.5系统设计 (9)1.6调试过程 (12)1.7结论 (16)1.8参考文献 (17)1.1摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。

数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。

因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。

这些方法都各有其特点。

我们是使用VHDL来设计的，并且用仿真器对其进行仿真。

1.2、设计要求说明设计并实现具有一定功能的数字小系统（数字钟）要求：1、对所有设计的小系统能够正确分析；2、基于VHDL语言描述系统的功能；3、在maxplusII环境中编译通过；4、仿真通过并得到正确的波形；5、给出相应的设计报告。

1.3、方案论证该数字钟可以实现3个功能：计时功能、整点报时功能和重置时间功能，因此有3个子模块：计时、报时（alarm1）、重置时间(s1、m1、h1、d1)。

其中计时模块有4部分构成：秒计时器（second1）、分计时器(minute1)、时计时器(hour1)和星期计时器(day1)。

秒计时器（second1）是由一个60进制的计数器构成的，具有清0、置数和计数功能。

其中reset为清0信号，当reset为0时，秒计时器清0；set 为置数信号，当set为0时，秒计时器置数，置s1的值。