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存储器章节大作业

存储器章节

一、填空题

1、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（高速缓存）、（主存）、（辅存）。

2、一个存储器的容量假设为M*N位，若使用A*B的芯片，（A

附：如果存储容量为a*b的芯片组成容量为c*d的芯片，则需要芯片的数量

n=(a*b)/(c*d)

2、双端口存储器和多模块交叉存储器属于并行存储器结构，其中前者采用（空间）并行技术，后者采用（时间）并行技术。

3、反映主存速度指标的三个术语是存取时间、（存储周期）和（存储器带宽）。

4、CPU访问主存是数据存取的单位是（字节），访问cache的单位（字），cache和内存交换数据的单位是（块）。

二、选择题

1、下列器件中存取速度最快的是（C）。

A、高速缓存

B、主存

C、寄存器

D、辅存

2、主存贮器和CPU之间增加cache的目的是（ A ）。

A 解决CPU和主存之间的速度匹配问题

B 扩大主存贮器容量

C 扩大CPU中通用寄存器的数量

D 既扩大主存贮器容量，又扩大CPU中通用寄存器的数量

3、和辅存相比，主存的特点是（A）

A、容量小，速度快，成本高

B、容量小，速度快，成本低

C、容量大，速度快，成本高

D、容量大，速度慢，成本高

4、存储单元是指（c）。

A、存放1个二进制信息位的存储元

B、存放1个机器字的所有存储元集合

C、存放1个字节的所有存储元集合

D、存放2个字节的所有存储元集合

5、存取周期是指（c）。

A、存储器的写入时间

B、存储器进行连续写操作允许的最短间隔时间

C、存储器连续读或者写操作所允许的最短间隔时间

6、某SRAM芯片，其容量为1M×8位，除电源和接地端外，控制端有OE和R/W，该芯片的管脚引出线数目是（B）。

A、20

B、28 C 、30 D、32

7、某存储器容量为32K*16，则（C）

A、其地址线为16根，数据线为32根

B、其地址线为32根，数据线为16根

C、其地址线为15根，数据线为16根

D、其地址线和数据线均为16根

8、某机字长32位，存储容量64MB，若按字编址，它的寻址范围是（B）。

A 8M

B 16MB

C 16M

D 8MB

附：首先1M=8Mbit 按字寻址： 8Mbit*64/32bit=16M

9、某机字长64位，存储容量64MB，若按字编址，它的寻址范围是（C ）。

A 1M

B 1MB

C 8M

D 8MB

附：首先1M=8Mbit 按字寻址： 8Mbit*64/64bit=8M

10、 EEPROM是指（D）。

A 读写存储器(RAM)

B 只读存储器(ROM)

C 闪速存储器(Flash Memory)

D 电擦除可编程只读存储器(EERPOM)

11、下列说法正确的是（B）

Ⅰ半导体RAM信息可读可写，且掉电后仍能保持记忆

Ⅱ动态RAM是易失性RAM，且静态RAM的存储信息是不易失的

Ⅲ半导体RAM是易失性RAM，但只要电源不掉电，所存信息是不丢失的

Ⅳ半导体RAM是非易失性的RAM (掌握记忆)

A、Ⅰ和Ⅱ

B、只有Ⅲ

C、Ⅱ和Ⅳ

D、全错

12、半导体静态（SRAM）的存储原理是（D）

A、依靠双稳态电路

B、依靠定时刷新

C、依靠读后再生

D、信息不再变化

附：静态RAM(SRAM)速度非常快，只要电源存在内容就不会自动消失。其基本存储电路为6个MOS管组成1位，因此集成度相对较低，功耗也较大。一般高速缓冲存储器用它组成。

动态RAM(DRAM)的内容在10-3或l0-6秒之后自动消失，因此必须周期性的在内容消失之前进行刷新。由于它的基本存储电路由一个晶体管及一个电容组成，因此它的集成度高，成本较低，另外耗电也少，但它需要一个额外的刷新电路。DRAM运行速度较慢，SRAM 比DRAM要快2~5倍，一般，PC机的标准存储器都采用DRAM组成。

13、在磁盘和磁带两种磁表面存储器中，存取时间与存储单元的物理位置有关，按存储方式分（B）

A、两者都是串行存取

B、磁盘是部分串行存取，磁带是串行存取

C、磁带是部分串行存取，磁盘是串行存取

14、下列叙述错误的是（B ）

A、随机存储器可随时存取信息，掉电后信息丢失(正确：静态和动态断电信息丢失)

B、在访问随机存储器时，访问时间与物理位置无关(统一时间点)

C、主存储器中存储的信息是不可改变的主存是由ROM和RAM组成的

D、随机存储器和只读存储器可以统一编址

15、在对破坏性读出的存储器进行读/写操作时，为维持原信息不变，必须辅以的操作（B）

A、刷新

B、再生

C、写保护

D、主存校验

附：对于破坏性读出的存储器，每当一次读出操作之后，必须紧接着一个重写（再生）的操作，以便恢复被破坏的信息，保持原存信息不变。

16、某机器的主存储器共32KB，由16片16K*1(内部采用128*128存储阵列）的DRAM 芯片字和位同时扩展构成。若采用集中式刷新方式，且刷新周期为2ms，那么所有的存储单元刷新一遍需要（A）存储周期。

A、128

B、256

C、1024

D、16384

附：通常对DRAM的，每一行进行读出，就可完成对整个RAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为再生周期，又叫刷新周期。16K*1位的DRAM芯片内部采用128*128存储阵列，按照行刷新，需要占用128个存储周期。

17、双端口存储器能高速进行读/写，是因为采用了（C）

A、新型器件

B、流水技术

C、两套相互独立的读写电路

D、高速芯片

18、交叉存储器实质上是一种多模块存储器，它用（A）方式执行多个独立的读写操作。

A 流水

B 资源重复

C 顺序

D 资源共享

附：流水线(pipeline)技术是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术

19、双端口存储器所以能进行高速读/写操作，是因为采用（D）。

A、高速芯片

B、新型器件

C、流水技术

D、两套相互独立的读写电路

20、采用8体并行低位交叉存储器，设每个体的存储容量为32K*16位，存储周期为400ns，则下列说法中正确的是（A）

A、在400ns内，存储器可向CPU提供2的7次方位二进制信息

B、在100ns内，存储器可向CPU提供2的7次方位二进制信息

C、在400ns内，存储器可向CPU提供2的8次方位二进制信息

D、在100ns内，存储器可向CPU提供2的8次方位二进制信息

附：八体并行低位交叉存储器，存储周期和总线周期需要满足存储周期=8*总线周期，因此得到总线周期为50ns，对于单个个体而言，每个存储周期内仍然只能取出16位，但是由于CPU交叉访问8个存储体，因此可以在一个存储周期内使8个存储体各传输16位，共16*8=128位，也就是2^7位二进制信息。

21、交叉编址的存储器实质是一种（A）存储器，它能（）执行（）独立的读/写操作。

A、模块式，并行，多个B模块式，串行，多个

C整体式，并行，一个D整体式，串行，一个

22、如果一个存储单元被访问，则这个存储单元将会很快的再次被访问，这称为（A）

A、时间局部性

B、空间局部性

C、程序局部性

D、数据局部性

23、为了解决CPU与主存速度不匹配的问题，通常采用的方法是（B ）

A、采用速度更快的主存

B、在CPU和主存之间插入少量的高速缓冲存储器

C、在CPU周期中插入等待周期

D、扩大主存的容量

24、下列关于cache 的论述中，错误的是（D）

A、cache是介于主存和辅存之间的存储器，用于主存和辅存之间的缓冲存储

B、如果cache不命中，则需要访问主存，从主存取字，并将字所在的数据块调入cache

C、cache的命中率很高，一般达到90%以上

D、cache的数据必须和主存的数据时刻保持一致

附：cache是介于cpu和主存之间的存储器，虚拟存储器是介于主存和辅存之间的存储器。cache由全硬件实现，虚拟存储器由主/辅存之间的软件实现。 cache的命中率必须很高，一般要达到90％以上，才能使访存的速度跟得上cpu的速度。如果访问cache不命中，则从主存中取出需要的字块，同时送cpu和cache，下次就可以从cache中读出需要的信息了。如果程序执行过程中要对某字块进行写操作，这时就遇到如何保持cache与主存一致性的问题。通常有2种写入方式：一种是只写cache，并用标志加以说明，直到经过重写的字块被从cache中替换出来时再写入主存，叫做写回法；另一种方式是写cache时也同时写入主存，使cache与主存时刻保持一致，称之为直写法。然而，如果被重写的单元不在cache 中，那就只写入主存，而不写入cache。因此，不是所有的情况下都可以保持cache中的信息与主存中的信息完全一致。

25、在CPU执行一段程序的过程中，cache的存取次数为4600次，由主存完成的存取次数为400次。若cache 的存取时间为5ns，主存的存取时间为25ns，则CPU的平均访问时间为( B)ns。

A、5.4

B、6.6

C、8.8

D、9.2

附：（4600*5+400*25）/（4600+400）=6.6

26、关于cache的3种映射方式，下列叙述错误的是（D）

A、cache由全相连、直接和组相连3种基本的映射方式

B、全相连映射方式，即主存单元与cache单元随意对应，线路复杂，成本高

C、组相连映射方式是直接映射和全相连映射的折中方案，有利于提高命中率

D、直接映射方式是组相连映射和全相连映射的折中方案，有利于提高命中率

27、cache采用组相连映射，一块大小为128B，cache共有64块，4块分成一组，主存由4096块，主存地址需要（A）位。

A、19

B、18

C、17

D、16

附:4096×128=2^12×2^7=2^19

28、容量为64块的cache采用组相连映射方式，字块大小为128字，每4块一组。如果主存为4K块，且按字编址，那么主存地址和主存标记的位数为（A ）组相连的知识

A、16,6

B、17,6

C、18，8

D、19,8

29、关于LRU算法，以下论述正确的是（A）

A、LRU算法替换哪些在cache中驻留时间最长且未被引用的块(近期最少使用的块)

B、LRU算法替换哪些在cache中驻留时间最短且未被引用的块

C、LRU算法替换哪些在cache中驻留时间最长且仍在引用的块

D、LRU算法替换哪些在cache中驻留时间最短且仍在引用的块

30、访问相连存储器时，（A）

A、根据内容不需要地址

B、不根据内容，需要地址

C、既要内容也要地址

D、不要内容也不要地址

附：关联存储器，是一种不根据地址而是根据存储内容来进行存取的存储器,可以实现快速地查找快表.。

31、相连存储器与传统存储器的主要区别是前者按（B）寻址的存储器。

A、地址

B、内容

C、堆栈

D、地址和内容

32、常用的虚拟存储系统由（B）两级存储器组成，其中辅存是大容量的磁表面存储器。

A cache-主存

B 主存-辅存

C cache-辅存

D 通用寄存器

33、下列关于虚拟存储器的论述中，正确的是（A）

A、对应用程序员透明，对系统程序员不透明

B、对应用程序员不透明，对系统程序员透明

C、对应用程序员、系统程序员都不透明

D、对应用程序员、系统程序员都透明

附：由于虚拟存储器需要通过操作系统来调度，因此对系统程序员是不透明的，但是对应用程序是透明的

34、磁盘的盘面上有很多半径不同的同心圆，这些同心圆称为（B）

A、扇区 B磁道 C磁柱 D柱面

35、由于磁盘上的内部同心圆小于外部同心圆，则对其所存储的数据量而言（B）

A、内部同心圆大于外部同心圆

B内部同心圆等于外部同心圆(不管盘面大小多大，存储数据量是一样的)

C内部同心圆小于外部同心园

36、磁盘存储器的等待时间通常是指（B）

A、最大寻道时间

B、磁盘旋转半周所需的时间

C、磁盘旋转2/3周所需的时间

D、最小寻道时间

37、磁盘转速提高一倍，则（C）

A、平均查找时间缩小了一半B其存取速度也提高了一倍C不影响查找时间

附：磁盘的存取时间=寻道时间+旋转延迟+数据读取时间。

在这三个时间中，寻道时间所占比重最大，数据读取时间所占比重最小，而寻道时间是指磁头在磁头臂上从一个磁道转移到另一个磁道的时间，所以与磁盘转速无关。总的来说，单纯的提高转速对存取时间影响不大。

38、下列关于虚拟存储器的论述中，正确的是（A）

A、对应用程序员透明，对系统程序员不透明

B、对应用程序员不透明，对系统程序员透明

C、对应用程序员、系统程序员都不透明

D、对应用程序员、系统程序员都透明

三、简答题

1、简述ROM的分类？

掩模型只读存储器（MROM）

可编程只读存储器 (PROM)

可擦除可编程只读存储器 (EPROM)

用电可擦除可编程只读存储器 (EEPROM)

2、什么是刷新？DRAM为什么要刷新？刷新的几种方法？

刷新：消除以时间间隔造成的内容和状态不一致

原因：因电容泄漏而引起的DRAM有信息的需要及时补充

方法：集中刷新，分散刷新，异步刷新

寄存器和存储器的区别

https://www.doczj.com/doc/fa396954.html,/p-20032411.html

寄存器和存储器的区别

如果仅是讨论CPU的范畴寄存器在cpu的内部，容量小，速度快存储器一般都在cpu外部，容量大，速度慢回答者：athlongyj - 高级经理六级6-1 08:52 从根本上讲，寄存器与RAM的物理结构不一样。一般寄存器是指由基本的RS触发器结构衍生出来的D触发，就是一些与非门构成的结构，这个在数电里面大家都看过；而RAM则有自己的工艺，一般1Bit由六MOS管构成。所以，这两者的物理结构不一样也导致了两者的性能不同。寄存器访问速度快，但是所占面积大。而RAM相反，所占面积小，功率低，可以做成大容量存储器，但访问速度相对慢一点。 1、寄存器存在于CPU中，速度很快，数目有限；存储器就是内存，速度稍慢，但数量很大；计算机做运算时，必须将数据读入寄存器才能运算。 2、存储器包括寄存器, 存储器有ROM和RAM 寄存器只是用来暂时存储,是临时分配出来的,断电,后,里面的内容就没了`````

寄存器跟存储器有什么区别？一般数据在内存里面，要处理（或运算）的时候，独到寄存器里面。然后CPU到寄存器里面拿值，拿到运算核内部，算好了在送到寄存器里面再到内存寄存器跟存储器有什么区别？寄存器跟存储器有什么区别？寄存器上：“一个操作码+一个操作数”等于一条微指令吗？一条微指令是完成一条机器指令的一个步骤对吗？cpu是直接跟寄存器打交道的对吗？也就是说寄存器是运算器、控制器的组成部分对不？设计一条指令就是说把几条微指令组合起来对吗？刚开始学硬件相关知识，学的晕头转向的！！存储器与寄存器区别 2009-06-09 12:27 寄存器是CPU内部存储单元，数量有限，一般在128bit内，但是速度快，CPU访问几乎没有任何延迟。分为通用寄存器和特殊功能寄存器。通常说的存储器是独立于cpu之外的，比如内存，硬盘，光盘等。所有数据必须从存储器传入寄存器后，cpu才能使用。

√半导体存储器——分类、结构和性能

半导体存储器（解说） ——分类、结构和性能—— 作者：Xie M. X. (UESTC ，成都市) 计算机等许多系统中都离不开存储器。存储器就是能够存储数据、并且根据地址码还可以读出其中数据的一种器件。存储器有两大类：磁存储器和半导体存储器。（1）半导体存储器的分类和基本结构：半导体存储器是一种大规模集成电路，它的分类如图1所示。半导体存储器根据其在切断电源以后能否保存数据的特性，可区分为不挥发性存储器和易挥发性存储器两大类。磁存储器也都是不挥发性存储器。半导体存储器也可根据其存储数据的方式不同，区分为随机存取存储器（RAM ）和只读存储器（ROM ）两大类。RAM 可以对任意一个存储单元、以任意的次序来存/取（即读出/写入）数据，并且存/取的时间都相等。ROM 则是在制造时即已经存储好了数据，一般不具备写入功能，只能读出数据（现在已经发展出了多种既可读出、又可写入的ROM ）。半导体存储器还可以根据其所采用工艺技术的不同，区分为MOS 存储器和双极型存储器两种。采用MOS 工艺制造的称为MOS 存储器；MOS 存储器具有密度高、功耗低、输入阻抗高和价格便宜等优点，用得最多。采用双极型工艺制造的，称为双极型存储器；双极型存储器的优点就是工作速度高。半导体存储器的基本结构就是存储器阵列及其它电路。存储器阵列（memory array ）是半导体存储器的主体，用以存储数据；其他就是输入端的地址码缓存器、行译码器、读出放大器、列译码器和输出缓冲器等组成。各个存储单元处在字线（WL ，word line ）与位线（BL ，bit line ）的交点上。如果存储器有N 个地址码输入端，则该存储器就具有2N 比特的存储容量；若存储器阵列有2n 根字线，那么相应的就有2N n 条位线（相互交叉排列）。在存储器读出其中的数据时，首先需通过地址码缓存器把地址码信号送入到行译码器、并进入到字线，再由行译码器选出一个WL ，然后把一个位线上得到的数据（微小信号）通过读出放大器进行放大，并由列译码器选出其中一个读出放大器，把放大了的信号通过多路输出缓冲器而输出。在写入数据时，首先需要把数据送给由列译码器选出的位线，然后再存入到位线与字线相交的存储单元中。当然，对于不必写入数据的ROM （只读存储器）而言，就不需要写入电路。图1 半导体存储器的分类

存储器作业参考答案

第四章存储器作业一、选择题 1、与外存相比,内存的特点就是( ) A、容量小、速度快、成本高 B、容量小、速度快、成本低 C、容量大、速度快、成本高 D、容量大、速度快、成本低 2、某EPROM芯片上有19条地址线A0~A18,它的容量为( )。 A.128K B.256K C.512K D.1024K 3、下面列出的四种存储器中,易失性存储器就是( ) A.RAM B.ROM C.PROM D.CD-ROM 4、主存储器的性能指标主要有主存容量、存取速度、可靠性与( ) A、存储器存取时间 B、存储周期时间 C、存储器产品质量 D、性能/价格比 5、用一片EPROM芯片构成系统内存,其地址范围为F0000H～F0FFFH,无地址重叠,该内存的存储容量为( ) A.2KB B.4KB C.8KB D.16KB 6、计算机中地址的概念就是内存储器各存储单元的编号,现有一个32KB的存储器,用十六进制对它的地址进行编码,则编号可从0000H到( )H。 A.32767 B.7FFF C.8000 D.8EEE 7、若存储器中有1K个存储单元,采用单译码方式时需要译码输出线数为( ) A.1024 B.10 C.32 D.64 8、内存储器与中央处理器( ) A.可以直接交换信息 B.不可以直接交换信息 C.不可以交换信息 D.可以间接交换信息 9、某存储器容量为32K×16位,则( ) A.地址线为16根,数据线为32根 B.地址线为32根,数据线为16根 C.地址线为15根,数据线为16根 D.地址线为15根,数据线为32根 10、下列存储器中哪一种存取速度最快( ) A.SRAM B.DRAM C.EPROM D.磁盘

第四章存储器管理23答案)

第四章存储器管理23答案）第四章存储器管理学号姓名一、单项选择题存储管理的目的是（方便用户和提高内存利用率）。外存（如磁盘）上存放的程序和数据（必须在CPU访问之前移入内存）。当程序经过编译或者汇编以后，形成了一种由机器指令组成的集合，被称为（目标程序） 4、可由CPU调用执行的程序所对应的地址空间为（物理地址空间）。 5、经过（动态重定位），目标程序可以不经过任何改动而装入物理内存单元。 6、若处理器有32位地址，则它的虚拟地址空间为（4GB ）字节。 7、分区管理要求对每一个作业都分配（地址连续）的内存单元。 8、（对换技术）是指将作业不需要或暂时不需要的部分移到外存，让岀内存空间以调入其他所需数据。 9、虚拟存储技术是（补充相对地址空间的技术）。 10、虚拟存储技术与（分区管理）不能配合使用。 11、以下存储管理技术中，支持虚拟存储器的技术是（对换技术）。 12、在请求页式存储管理中，若所需页面不在内存中，则会引起（缺页中断）。 13、在分段管理中，（以段为单位分配，每段是一个连续存储区）。 14、段页式存储管理汲取了页式管理和段式管理的长处，其实现原理结合了页式和段式管理的基本思想，即（用分段方法来分配和管理用户地址空间，用分页方法来管理物理存储空间）。 15、段页式管理每取一次数据，要访问（3）次内存。 16、碎片现象的存在使得（内存空间利用率降低）。下列（段页式管理）存储管理方式能使存储碎片尽可能少，而且使内存利用率较高。系统抖动是指（刚被调岀的页面又立刻被调入所形成的频繁调入调岀现象）。在请求分页系统中，LRU算法是指（近期最长时间以来没被访问的页先淘汰）。为了实现存储保护，对共享区域中的信息（只可读，不可修改）。 21、单一连续存储管理时，若作业地址空间大于用户空间，可用（覆盖技术）把不同时工作的段轮流装入主存区执行。动态重定位是在作业的（执行过程）中进行的。

第10章半导体存储器汇总

第10章半导体存储器 10.1 学习要求（1）理解只读存储器的基本工作原理。（2）掌握用只读存储器进行逻辑设计的方法。（3）了解随机存取存储器的基本工作原理。（4）了解扩展存储器容量的方法。 10.2 学习指导本章重点：（1）只读存储器的工作原理。（2）利用只读存储器进行逻辑设计。本章难点：（1）只读存储器的工作原理。（2）利用只读存储器进行逻辑设计。本章考点：（1）利用只读存储器实现各种组合逻辑函数。（2）利用只读存储器实现给定功能的逻辑电路。（3）与、或阵列图的意义和用法。 10.2.1 只读存储器（ROM） 1．ROM的结构 ROM由地址译码器、存储矩阵和读出电路组成，如图10.1所示。ROM的特点是存入的内容固定不变，工作时只能读出（取出），不能存入（写入），且在断电后存入的信息仍能保持，常用于存放固定的信息。存储矩阵是存储器的主体，由大量的存储单元组成。一个存储单元只能存储1位二进制数码1或0。通常数据和指令用M位的二进制数表示，称为一个字，M为字长。M个存储单元为一组，存储一个字，称为字单元。每个字单元有一个地址，按地

电子技术学习指导与习题解答 246 址来选择所需要的字。图10.1中W 0、W 1、…、1N -W 称为字单元的地址选择线，简称字线；D 0、D 1、…、1M -D 称为输出信息的数据线，简称位线。存储矩阵有N 条字线和M 条位线，M N ?表示存储器的存储容量，这是存储器的主要技术指标之一。地址译码器的作用是根据输入的地址代码011n A A A -，从N （n N 2=）条字线中选择一条字线，以确定与地址代码相对应的字单元的位置。至于选择哪—条字线，则决定于输入的是哪一个地址代码。任何时刻，只能有一条字线被选中。被选中的那条字线所对应的字单元中的各位数码便经M 条位线传送到数据输出端。 A 0A 1 A 0 地址输入数据输出 … 图10.1 ROM 的结构示意图 2．ROM 的工作原理如图10.2所示是一个由二极管构成的容量为44?的ROM 。 A 0 地址输入地址译码器存储矩阵 A 1 图10.2 二极管ROM 电路

存储器章节大作业

存储器章节一、填空题 1、对存储器的要求是容量大、速度快、成本低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即（高速缓存）、（主存）、（辅存）。 2、一个存储器的容量假设为M*N位，若使用A*B的芯片，（A

5半导体存储器习题解答

---------------------------------------------------------------最新资料推荐------------------------------------------------------ 5半导体存储器习题解答 5 大规模数字集成电路习题解答99自我检测题1．一个 ROM 共有 10 根地址线，8 根位线（数据输出线），则其存储容量为 A．10×8 B．102×8 C．10×82 D．210×8 2．为了构成4096× 8 的 RAM，需要片1024× 2 的 RAM。 A．8 片 B．16 片 C．2 片 D．4 片 3．哪种器件中存储的信息在掉电以后即丢失？ 2 A．SRAM B．UVEPROM C．E PROM D．PAL 4．关于半导体存储器的描述，下列哪种说法是错误的 B．ROM 掉电以后数据不会丢失 C．RAM 可分为静态 RAM 和动态 RAM D．动态 RAM 不必定时刷新 5．有一存储系统，容量为256K×32。设存储器的起始地址全为 0，则最高地址的十六进制地址码为3FFFFH 。 6．真值表如表 T5.6 所示，如从存储器的角度去理解，AB 应看为地址，F0F1F2F3 应看为数据。表 T5.6 A 0 0 1 1 B 0 1 0 1 F0 0 1 0 1 F1 1 0 1 1 F2 0 1 1 1 F3 1 0 1 0。。 A．RAM 读写方便，但一旦掉电，所存储的内容就会全部丢失习题1．在存储器结构中，什么是“字”？什么是“字长” ，如何表示存储器的容量？解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。 1/ 7

第10章存储器作业

第10章半导体存储器及可编程逻辑器件作业 10.4 画出把 256 ? 2 RAM 扩展成 512 ? 4 RAM 的连接图，并说明各片RAM 的地址范围。解： 5124 4 (256 2 RAM)2562 ?=??片扩展电路图图下：地址范围： 87654321A A A A A A A A A （1）（2）0 0 0 0 0 0 0 0 0 ～0 1 1 1 1 1 1 1 1 000H ～0FFH （3）（4）1 0 0 0 0 0 0 0 0 ～1 1 1 1 1 1 1 1 1 100H ～1FFH 或者：地址范围：RAM （1）和RAM （2）000H ～0FFH, RAM （3）和 RAM （4）100H ～1FFH, 10.5 RAM2112（256×4）组成如题图10.5所示电路。（1）按图示接法，写出2112(1)至2112(4)的地址范围（用十六进制表示）。（2）按图示接法，内存单元的容量是多少？若要实现2k×8的内存，需要多少片2112芯片？（3）若要将RAM 的寻址范围改为B00H~BFFH 和C00H~CFFH ，电路应做何改动？ A 0 A 0 A 0 A 0 A 7 A 7 A 7 A 7 /R W D 0 D 1 A 8

题图10.5 解: （1） RAM2112（1）和RAM2112（2）：900H~9FFH RAM2112（3）和RAM2112（4）：E00H~EFFH （2）内存容量：512×8 若实现2K×8需要28 2564K ??=16片（3）电路改为： 13Y Y →；64Y Y → 10.8 试确定如题图10.8所示各电路中RAM 芯片的寻址范围。 (a) (b) (c) 题图10.8 74LS138 A 8 A 9 A 10 A 11A 15 A 14 A 13 A A A 接2114(1)、 2114(2) CS 端接2114(3)、 2114(4) CS 端 74138 A 8A 9A A A A A 接6116(1) CS 端接6116(2) CS 端 74138

第3章存储器作业(答案)

第3章存储器作业一、用全译码法设计一个12KB的主存储器系统。其低8KB为EPROM芯片，选用2片4K×8的2732A 芯片。高4KB为SRAM芯片，选用2片2K×8位的6116芯片。主存储器系统的地址范围为0000H~2FFFH。①给出4个芯片各自的地址范围；②画出CPU与存储芯片的连接图。主存储器系统低8KB用2片4K×8的2732A芯片第1片地址范围为：0000H~0FFFH（4KB)。第2片地址范围为：1000H~1FFFH（4KB)。主存储器系统高4KB用2片2K×8位的6116芯片。第1片地址范围为：2000H~27FFH（2KB)。第2片地址范围为：2800H~2FFFH（2KB)。二、设在直接映像的Cache中，主存地址的区号5位，块号3位，CPU访存过程中，依次访问主存单元高8位地址为：00010110，00011010，00010110，00011010，00010000，00000011，00010000，00010010。要求写出每次访问后Cache中的内容。

三、某计算机中，已知配有一个地址空间为0000H~3FFFH的ROM区域采用16K×8的EPROM。再用一种SRAM芯片(8K×8)形成32K×16的RAM区域，起始地址为8000H。假设RAM芯片有片选CS和WE信号控制，CPU的地址总线为A15-A0，数据总线为D15-D0，控制信号为R/W(读/写)等，要求： (1)画出地址译码方案； (2)将ROM与RAM同CPU连接。解：ROM区地址范围0000—3FFFH 片内地址需要14根地址线. A0~A13 构成ROM需要的EPROM= （16K/16K ）×（16/8）=1（组字扩展）×2（片字扩展）构成RAM需要的SRAM=(32K/8K) ×(16/16)=5(组字扩展) ×1(片位扩展) 片内地址需要A0~A12 13根地址线将CPU的A0~A12并接到每个芯片的片内地址A0~A12，用CPU的高3位地址A13~A15进行地址译码作为每个存储芯片的片选，由于A13是ROM的地址重复参加译码产生Y0，Y1两个译码输出，故用一与门，这样无论A13=0还是A13=1，都会选中同一片ROM。整个地址分配如下：

第4章存储器管理练习答案

第四章存储器管理一、单项选择题 1、存储管理的目的是（C ）。 A.方便用户 B.提高内存利用率 C.方便用户和提高内存利用率 D.增加内存实际容量 2、在（ A）中，不可能产生系统抖动的现象。 A.固定分区管理 B.请求页式管理 C.段式管理 D.机器中不存在病毒时 3、当程序经过编译或者汇编以后，形成了一种由机器指令组成的集合，被称为（B ）。 A.源程序 B.目标程序 C.可执行程序 D.非执行程序 4、可由CPU调用执行的程序所对应的地址空间为（D ）。 A.符号名空间 B.虚拟地址空间 C.相对地址空间 D.物理地址空间 5、存储分配解决多道作业[1C]划分问题。为了实现静态和动态存储分配，需采用地址重定位，即把[2C]变成[3D]，静态重定位由[4D]实现，动态重定位由[5A]实现。供选择的答案： [1]：A 地址空间 B 符号名空间 C 主存空间 D 虚存空间 [2]、[3]： A 页面地址 B 段地址 C 逻辑地址 D 物理地址 E 外存地址 F 设备地址 [4]、[5]： A 硬件地址变换机构 B 执行程序 C 汇编程序 D 连接装入程序 E 调试程序 F 编译程序 G 解释程序 6、分区管理要求对每一个作业都分配（A ）的内存单元。 A.地址连续 B.若干地址不连续 C.若干连续的帧 D.若干不连续的帧 7、（C ）存储管理支持多道程序设计，算法简单，但存储碎片多。 A.段式 B.页式 C.固定分区 D.段页式 8、处理器有32位地址，则它的虚拟地址空间为（ B）字节。 A.2GB B.4GB C.100KB D.640KB 9、虚拟存储技术是（ A）。 A.补充内存物理空间的技术 B.补充相对地址空间的技术 C.扩充外存空间的技术 D.扩充输入输出缓冲区的技术 10、虚拟内存的容量只受（ D）的限制。 A.物理内存的大小 B.磁盘空间的大小 C.数据存放的实际地址 D.计算机地址字长 11、虚拟存储技术与（A ）不能配合使用。 A.分区管理 B.动态分页管理 C.段式管理 D.段页式管理

程序存储器指令寄存器程序计数器(PC,IP) 地址寄存器的区别与联系

先明白定义再说区别和原理： 1、程序存储器(program storage) 在计算机的主存储器中专门用来存放程序、子程序的一个区域。 2、指令寄存器（IR ）：用来保存当前正在执行的一条指令。当执行一条指令时，先把它从内存取到数据寄存器（DR）中，然后再传送至IR。指令划分为操作码和地址码字段，由二进制数字组成。为了执行任何给定的指令，必须对操作码进行测试，以便识别所要求的操作。指令译码器就是做这项工作的。指令寄存器中操作码字段的输出就是指令译码器的输入。操作码一经译码后，即可向操作控制器发出具体操作的特定信号。 3、程序计数器（PC）：为了保证程序(在操作系统中理解为进程)能够连续地执行下去，CPU必须具有某些手段来确定下一条指令的地址。而程序计数器正是起到这种作用，所以通常又称为指令计数器。在程序开始执行前，必须将它的起始地址，即程序的一条指令所在的内存单元地址送入PC，因此程序计数器

（PC）的内容即是从内存提取的第一条指令的地址。当执行指令时，CPU将自动修改PC的内容，即每执行一条指令PC增加一个量，这个量等于指令所含的字节数，以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序来执行的，所以修改的过程通常只是简单的对PC加1。当程序转移时，转移指令执行的最终结果就是要改变PC的值，此PC值就是转去的地址，以此实现转移。有些机器中也称PC为指令指针IP（Instruction Pointer） 4、地址寄存器：用来保存当前CPU所访问的内存单元的地址。由于在内存和CPU之间存在着操作速度上的差别，所以必须使用地址寄存器来保持地址信息，直到内存的读/写操作完成为止。当CPU和内存进行信息交换，即CPU向内存存/ 取数据时，或者CPU从内存中读出指令时，都要使用地址寄存器和数据缓冲寄存器。同样，如果我们把外围设备的设备地址作为像内存的地址单元那样来看待，那么，当CPU和外围设备交换信息时，我们同样使用地址寄存器和数据缓冲寄存器。

存储器章节大作业

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存储管理习题和答案作业

第5章一．选择题（40题） 1.主存用来存放__D_。 A.程序 B.数据 C.微程序 D.程序和数据 2.下列存储器中，速度最慢的是_C__。 A.半导体存储器 B.光盘存储器 C.磁带存储器 D.硬盘存储器 3.某一SRAM芯片，容量为16KB×1位，则其地址线有__A__。 A.14根 B.16K根 C.16根 D.32根 4.下列部件中，存取速度最慢的是_B__。 A.光盘存储器 B.CPU存储器 C.软盘存储器 D.硬盘存储器 5.在主存和CPU之间增加Cache的目的是_C__。 A.扩大主存的容量 B.增加CPU中通用寄存器的数量 C.解决CPU和主存之间的速度匹配 D.代替CPU中的寄存器工作 6.计算机的存储器采用分级存储体系的目的是__D_。 A.便于读／写数据 B.减小机箱的体积 C.便于系统升级 D.解决存储容量、价格与存取速度间的矛盾 7.某SRAM芯片，其容量为1KB×8位，加上电源端和接地端后，该芯片的引出线的最少数目应为__A__。 A.23 B.25 C.50 D.20 8.在Cache的地址映射中，若主存中的任意一块均可映射到Cache内的任意一块的位置上，则这种方法称为__A__。 A.全相联映射 B.直接映射 C.组相联映射 D.混合映射 9.处理机有32位地址，则它的虚拟地址空间为_B__字节。 A.2GB B.4GB C.100KB D.640KB 10.虚拟内存的容量只受__D_的限制。 A.物理内存的大小 B.磁盘空间的大小 C.数据存放的实际地址 D.计算机地址字长

11.以下_B__不是段式存储管理系统的优点。 A.方便编程 B.方便内存管理 C.方便程序共享 D.方便对程序保护 12.在可变分区分配方案中，最佳适应法是将空闲块按_C__次序排序。 A.地址递增 B.地址递减 C.大小递增 D.大小递减 13.在分区存储管理方式中，如果在按地址生序排列的未分配分区表中顺序登记了下列未分配分区：1-起始地址17KB，分区长度为9KB；2-起始地址54KB，分区长度为13KB；现有一个分区被释放，其起始地址为39KB，分区长度为 15KB，则系统要_C__。 A.合并第一个未分配分区 B.合并第一个及第二个未分配分区 C. 合并第二个未分配分区 D.不合并任何分区 14.某系统采用基址、限长寄存器的方法来保护进程的存储信息，判断是否越界的公式为__A__。 A.0﹤﹦被访问的逻辑地址﹤限长寄存器的内容 B. 0﹤﹦被访问的逻辑地址﹤﹦限长寄存器的内容 C. 0﹤﹦被访问的物理地址﹤限长寄存器的内容 D. 0﹤﹦被访问的物理地址﹤﹦限长寄存器的内容 15.在段式存储管理系统中，若程序的逻辑地址用24位表示，其中8位表示段号，则每个段的最大长度是_B__。 A.2 8 B.216 C.2 24 D.232 16.把程序地址空间中的逻辑地址转换为内存的物理地址称_B__。 A.加载 B.重定位 C.物理化 D.链接 17.在可变分区系统中，当一个进程撤销后，系统回收其占用的内存空间，回收后造成空闲分区的个数减1的情况是__D_。 A.回收区与空闲区无邻接 B.回收区与上面的空闲区邻接 C.回收区与下面的空闲区邻接 D.回收区与上下两个空闲区邻接 18.动态重定位技术依赖于__D_。 A.装入程序 B.地址变换机制 C.目标程序 D.重定位寄存器 19. 有利于动态链接的内存管理方法是_B__。 A.可变分区管理 B.段式管理 C. 固定分区管理 D.页式管理

电气工程师公共基础科目第40讲第二十四章：半导体存储器(一)(2010年新版)

第24章半导体存储器 24.1 只读存储器ROM 24.1.1 ROM 的一般结构和工作原理（1）ROM 的内部结构由地址译码器和存储矩阵组成，下图所示是ROM 的内部结构示意图。 0单元1单元 i单元单元2 －1n W W W W D D D 01 i n 2 －101b －1 位线存储单元 ... ... ... ... ... 字线输出数据输1 A A 器 ... 地入址译0n －1 地码址A ... 图 ROM 的内部结构示意图地址译码器 A A 3 2 1 W 0 W 1W 2W 3 D 3D 2D 1D 0

(a) (b) 图二极管ROM 电路地址译码器将输入的地址转换为相应的控制信号，并以此从存储矩阵指定单元中选出数据送至输出缓冲器。由于存储单元数量众多，无法直接将每个存储单元输入/输出直接引出。所以给每个存储单元确定一个地址，只有被输入地址代码选中存储单元的数据才能与公共的输入输出端口连接，进行数据传递。输出缓冲器在提高存储器带负载能力的同时，实现对输出状态的三态控制。图（a ）为二极管组成的ROM 电路，具有两位地址输入、四位数据输出。地址译码器由二极管与门构成，存储矩阵由二极管组成的编码器构成。输出一个代码称为一个“字”。 A 1、A 0称为地址线；W 3—W 0称为字线；D 3—D 0称为位线。（2）输出信号表达式与门阵列输出表达式： 010A A W = 011A A W = 012A A W = 013A A W = 或门阵列输出表达式： 200W W D += 3211W W W D ++= 3202W W W D ++= 313W W D += （3）ROM 输出信号的真值表（4）功能说明从存储器角度看，A 1A 0是地址码，D 3D 2D 1D 0是数据。上表说明：在00地址中存放的数据是0101；01地址中存放的数据是1010，10地址中存放的是0111，11地址中存放的是1110。从函数发生器角度看，A 1、、A 0是两个输入变量，D 3、D 2、D 1、、D 0是4个输出函数。表中说明：当变量A 1、、A 0取值为00时，函数D 3＝0、D 2＝1、D 1＝0、、D 0＝1；当变量A 1、、A 0取值为01时，函数D 3＝1、D 2＝0、D 1＝1、、D 0＝0；…。

4-1存储器管理-作业[精品文档]

第四章存储器管理 1．选择题 1*．固定分区存储管理中，处理器设置的地址转换机构是。 A．界限寄存器B．上限寄存器 C．下限寄存器D．上限寄存器和下限寄存器 2．存储保护的工作通常由实现。 A．软件B．硬件C．文件D．硬件和软件配合 3．段页式存储管理中，访问快表失败时，每访问一条指令或存取一个操作数都要次访问主存。 A．1 B．2 C．3 D．4 4．在虚拟存储系统中，若进程在内存中占3块（开始时为空）采用先进先出页面淘汰算法，当执行访问页号序列为1、2、3、4、1、2、5、1、2、3、4、5、6时，将产生次缺页中断。 A．7 B．8 C．9 D．10 5．采用段页式存储管理，在CPU中应设置寄存器。 A．段表和页表控制B．段表控制C．页表控制D．界地址11．在可变分区分配方案中，在空闲区表中以空闲区长度按递减顺序排列适合于________算法。 A．最坏适应算法B．最先适应算法 C．最优适应算法D．首次循环适应算法 12．在存储管理中，提高内存利用率主要是通过功能实现的。 A．存储分配B．存储保护C．存储扩充D．存储共享13．在页式虚拟存储管理中，为实现地址变换，应建立。 A．空闲区表B．分区分配表C．页表D．段表14．在下述存储管理方案中，管理方式要求作业的逻辑地址与占有主存的存储区域都是连续的。 A．段页式B．页式C．段式D．可变分区15．将主存空闲区按地址顺序从小到大登记在空闲区表中，每次分配时总是顺序查找空闲区表，此种分配算法称为分配算法。 A．最先适应B．最优适应C．最坏适应D．随机适应21．支持程序浮动的地址转换机制是。 A．页式地址转换B．段式地址转换 C．静态重定位D．动态重定位 22．在可变分区存储管理中，最优适应分配算法要求对空闲区表项按进行排列。 A．地址从大到小B．地址从小到大 C．尺寸从大到小D．尺寸从小到大 23．在请求页式存储管理中，当查找的页不在中时，要产生缺页中断。 A．外存B．虚存C．内存D．地址空间24．在段页式系统中（无快表），为获得一条指令或数据，必须访问内存。

第4章-存储器管理练习答案

[1]：A 地址空间 B 符号名空间 C 主存空间 D 虚存空间 [2]、[3]： A 页面地址 B 段地址 C 逻辑地址 D 物理地址 E 外存地址 F 设备地址 [4]、[5]： A 硬件地址变换机构 B 执行程序 C 汇编程序 D 连接装入程序 E 调试程序 F 编译程序 G 解释程序 6、分区管理要求对每一个作业都分配（A ）的内存单元。 A.地址连续 B.若干地址不连续 C.若干连续的帧 D.若干不连续的帧 7、（C ）存储管理支持多道程序设计，算法简单，但存储碎片多。 A.段式 B.页式 C.固定分区 D.段页式 8、处理器有32位地址，则它的虚拟地址空间为（ B）字节。 A.2GB B.4GB C.100KB D.640KB 9、虚拟存储技术是（ A）。 A.补充内存物理空间的技术 B.补充相对地址空间的技术

存储器习题

注：红色为作业需上交。注意填空选择需要抄写题目。一．选择题 1．计算机工作中只读不写的存储器是( )。 (A) DRAM (B) ROM (C) SRAM (D) EEPROM 2．下面关于主存储器（也称为内存)的叙述中，不正确的是( )。 (A) 当前正在执行的指令与数据都必须存放在主存储器内，否则处理器不能进行处理 (B) 存储器的读、写操作，一次仅读出或写入一个字节 (C) 字节是主存储器中信息的基本编址单位 (D) 从程序设计的角度来看，cache（高速缓存）也是主存储器 3．CPU对存储器或I/O端口完成一次读/写操作所需的时间称为一个( )周期。 (A) 指令 (B) 总线 (C) 时钟 (D) 读写 4．存取周期是指( )。 (A)存储器的写入时间 (B) 存储器的读出时间 (C) 存储器进行连续写操作允许的最短时间间隔 (D)存储器进行连续读/写操作允许的最短时间3间隔 5．下面的说法中，( )是正确的。 (A) EPROM是不能改写的 (B) EPROM是可改写的，所以也是一种读写存储器 (C) EPROM是可改写的，但它不能作为读写存储器 (D) EPROM只能改写一次6．主存和CPU之间增加高速缓存的目的是( )。 (A) 解决CPU和主存间的速度匹配问题 (B) 扩大主存容量

(C) 既扩大主存容量，又提高存取速度 (D) 增强CPU的运算能力 7．采用虚拟存储器的目的是( )。 (A) 提高主存速度 (B) 扩大外存的容量 (C) 扩大内存的寻址空间 (D) 提高外存的速度 8．某数据段位于以70000起始的存储区，若该段的长度为64KB，其末地址是( )。 (A) 70FFFH (B) 80000H (C) 7FFFFH (D) 8FFFFH 9．微机系统中的存储器可分为四级，其中存储容量最大的是( )。 (A) 内存 (B) 内部寄存器 (C) 高速缓冲存储器 (D) 外存 10．下面的说法中，( )是正确的。 (A) 指令周期等于机器周期 (B) 指令周期大于机器周期 (C) 指令周期小于机器周期 (D) 指令周期是机器周期的两倍 11．计算机的主内存有3K字节，则内存地址寄存器需( )位就足够。 (A) 10 (B) 11 (C) 12 (D) 13 12．若256KB的SRAM具有8条数据线，那么它具有( )地址线。 (A) 10 (B) 18 (C) 20 (D) 32 13．可以直接存取1M字节内存的微处理器，其地址线需( )条。 (A) 8 (B)16 (C) 20 (D) 24 14．规格为4096×8的存储芯片4片，组成的存储体容量为( )。 (A) 4KB (B) 8KB (C) 16KB (D) 32KB 15．一个有16字的数据区，其起始地址为70A0：DDF6H，则该数据区末字单元的物理地址为（）。（A）14E96H （B）7E814H （C）7E7F6H （D）7E816H

存储器管理练习及参考答案

存储器管理练习及参考答案一、单项选择题： 1、存储管理的目的是（ C ）。 A.方便用户 B.提高主存空间的利用率 C.方便用户和提高主存空间的利用率 D.增加主存实际容量 2、（ A ）存储管理不适合多道程序设计。 A.单一连续分区 B.固定分区存储管理 C.可变分区存储管理 D.页式存储管理 3、静态重定位是在作业的（B ）进行的，动态重定位是在作业的（ D ）进行的。 A.编译过程中 B.装入过程中 C.修改过程中 D.执行过程中 4、提高主存利用率主要是通过（ A ）实现的。 A.内存分配 B.内存保护 C.地址映射 D.内存扩充 5、多道程序环境中，使每道程序能在不受干扰的环境下运行，主要是通过（C ）功能实现的。 A.内存分配 B.地址映射 C.内存保护 D.内存扩充 6、最佳适应分配算法的空闲区是（B ）。 A.按大小递减顺序排序 B.按大小递增顺序排序 C.按地址由小到大排列 D.按地址由大到小排列 7、地址重定位的对象是（B ）。 A.源程序 B.目标程序 C.编译程序 D.汇编程序 8、采用可变分区存储管理方式管理主存时，使用移动技术可以（B ）。 A.加快作业执行速度 B.集中分散的空闲区 C.扩大主存容量 D.加快地址转换 9、如下存储管理方式中，（A ）一般采用静态重定位方式进行逻辑地址到物理地址的转换。 A.固定分区存储管理方式 B.段式存储管理方式 C.可变分区存储管理方式 D.页式存储管理方式 10、很好地解决了内存零头问题的存储管理方法是（ A ）。 A.页式存储管理 B.段式存储管理 C.多重分区管理 D.可变式分区管理 11、设基址寄存器的内容为1000，在采用动态重定位的系统中，当执行指令“Load A,2000”时，操作数的实际地址是（ C ）。 A.1000 B.2000 C.3000 D.4000 12、对主存的研究可归纳为：主存的分配与回收、地址重定位、存储空间的共享与保护、（ B ）。 A.地址映射 B.虚拟存储 C.分区管理 D.物理存储器的扩充 13、地址转换或叫重定位的工作是将（ C ） A.绝对地址转换为逻辑地址 B.逻辑地址转换为浮动地址 C.逻辑地址转换为绝对地址 D.绝对地址转换为浮动地址 14、段式存储管理中，用于记录作业每个分段在主存中的起始地址和长度的是（B ）。 A. 基址寄存器和限长寄存器 B.段表 C. 界限寄存器 D.上、下限寄存器

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