实验三(4位加法器)

实验三、4位加法/减法器

2012019090013 李旭冬

1、设计思路：

4位加法器完全可用74LS238实现，只需对应接口相连即可。减法器则需要做一定的处理，可根据补码一样的方法，将被减数取反加1即可。其中可用异或门控制取反的同时也可控制是否加1。

设计图如下：

（注：若C为负数，输出将为C的补码）

二、真值表：

三、电路图：

四、verilog仿真：

1、电路代码：

timescale 1ns / 1ps

module add(

A,B,S,Cin,Cout

);

parameter size=4; input [size:1] A,B;

input Cin;

output Cout;

output [size:1] S;

assign {Cout,S}=A+B+Cin;

endmodule

2、测试代码：

`timescale 1ns / 1ps

module test11;

reg [4:1] A;

reg [4:1] B;

reg Cin;

wire [4:1] S;

wire Cout;

add uut (

.A(A),

.B(B),

.S(S),

.Cin(Cin),

.Cout(Cout)

);

initial begin

Cin=0;

#5{A,B}=8'b01000011;

#5{A,B}=8'b01101010;

#5{A,B}=8'b11011010;

#5{A,B}=8'b00011110;

#5{A,B}=8'b11100101;

#5{A,B}=8'b01101011;

#5{A,B}=8'b11001100;

#5{A,B}=8'b01010101;

#100;

end

endmodule 3、波形：